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參數(shù)資料
| 型號： | TMX320TCI6482ZTZ |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號處理器 |
| 文件頁數(shù)： | 39/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ |
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www.ti.com
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 2-3. Terminal Functions (continued)
SIGNAL
NAME
TYPE
(1)
IPD/IPU
(2)
DESCRIPTION
NO.
ETHERNET MAC (EMAC) [RGMII]
If the Ethernet MAC (EMAC) and MDIO are enabled (AEA12 driven low [UTOPIA_EN = 0]), there are two additional configuration pins —
the MAC_SEL[1:0] (AEA[10:9] pins) that select one of the four interface modes (MII, RMII, GMII, or RGMII) for the EMAC/MDIO interface.
For more detailed information on the EMAC configuration pins, see
Section 3
,
Device Configuration
.
RGMII reference clock (
O
). This 125-MHz reference clock is provided as a
convenience. It can be used as a clock source to a PHY, so that the PHY may
RGREFCLK
C4
O/Z
generate RXC clock to communicate with the EMAC. This clock is stopped
while the device is in reset. This pin is available only when RGMII mode is
selected ( MACSEL[1:0] =11).
RGMII transmit clock (
O
). This pin is available only when RGMII mode is
RGTXC
D4
O/Z
selected (MACSEL[1:0] =11).
RGTXD3
A2
RGTXD2
C3
RGMII transmit data [3:0] (
O
). This pin is available only when RGMII mode is
O/Z
selected (MACSEL[1:0] =11).
RGTXD1
B3
A3
RGMII transmit enable (
O
). This pin is available only when RGMII mode is
RGTXCTL
D3
O/Z
selected (MACSEL[1:0] =11).
RGMII receive clock (
I
). This pin is available only when RGMII mode is selected
RGRXC
E3
I
(MACSEL[1:0] =11).
RGRXD3
C1
I
RGRXD2
E4
I
RGMII receive data [3:0] (
I
). This pin is available only when RGMII mode is
selected (MACSEL[1:0] =11).
RGRXD1
E2
I
RGRXD0
E1
I
RGMII receive control (
I
). This pin is available only when RGMII mode is
RGRXCTL
C2
I
selected (MACSEL[1:0] =11).
RESERVED FOR TEST
RSV02
V5
RSV03
W3
Reserved. These pins must be connected directly to core supply (CV
DD
) for
proper device operation.
RSV04
N11
RSV05
P11
RSV07
G4
I
Reserved. These pins must be connected directly to 1.5-/1.8-V I/O supply
(DV
) for proper device operation.
NOTE:
If the EMAC RGMII is not used, these pins can be connected directly to
RSV09
D26
I
ground (V
SS
).
Reserved. This pin must be connected to ground (V
SS
) via a 200-
resistor for
proper device operation.
NOTE:
If the DDR2 Memory Controller is not used, the V
, RSV11, and
RSV12 pins can be connected directly to ground (V
) to save power.
RSV11
D24
However, connecting these pins directly to ground will prevent boundary-scan
from functioning on the DDR2 Memory Controller pins. To preserve
boundary-scan functionality on the DDR2 Memory Controller pins, see
Section 8.3.4
.
Reserved. This pin must be connected to the 1.8-V I/O supply (DV
DD18
) via a
200-
resistor for proper device operation.
NOTE:
If the DDR2 Memory Controller is not used, the V
, RSV11, and
RSV12 pins can be connected directly to ground (V
) to save power.
RSV12
C24
However, connecting these pins directly to ground will prevent boundary-scan
from functioning on the DDR2 Memory Controller pins. To preserve
boundary-scan functionality on the DDR2 Memory Controller pins, see
Section 8.3.4
.
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Device Overview
39
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMX320TCI6482ZTZ8 | Communications Infrastructure Digital Signal Processor |
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