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參數(shù)資料
| 型號(hào)： | VPX3224D |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Video Pixel Decoders |
| 中文描述： | 視頻解碼器像素 |
| 文件頁(yè)數(shù)： | 22/92頁(yè) |
| 文件大?。?/td> | 672K |
| 代理商： | VPX3224D |
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PRELIMINARY DATA SHEET
VPX 3225D, VPX 3224D
22
Micronas
2.7.2. Half Clock Mode
For applications demanding a low bandwidth for the
transmission between video decoder and graphics con-
troller, the clock signal qualifying the output pixels
(PIXCLK) can be divided by 2. This mode is enabled by
setting Bit 5 of the FP-RAM 0x150 [halfclk]. Note that the
output format ITU-R601 must be selected. The timing of
the data and clock signals in this case is described in Fig-
ure 2–25.
If the half-clock mode is enabled, each second pulse of
PIXCLK is gated. PIXCLK can be used as a qualifier for
valid data. To ensure that the video data stream can be
spread, the selected number of valid output samples
should not exceed 400.
Chrominance
(Port B)
VACT
LLC
C
1
C
n–1
C
n
Luminance
(Port A)
Y
1
Y
n–1
Y
n
PIXCLK
Fig. 2–23:
Output timing in single clock mode
Video
(Port A)
VACT
LLC
C
1
C
n–1
C
n
PIXCLK
Y
1
Y
n–1
Y
n
Fig. 2–24:
Output timing in double clock mode
Chrominance
(Port B)
VACT
LLC
Luminance
(Port A)
Y
1
Y
n
PIXCLK
C
1
C
n
Fig. 2–25:
Output timing in half clock mode
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VPX3224E | Video Pixel Decoders |
| VPX322XE | Video Pixel Decoders |
| VQ1000J | N-Channel Enhancement-Mode MOSFET Transistor(最小漏源擊穿電壓60V,夾斷電流0.225A的N溝道增強(qiáng)型MOSFET晶體管) |
| VQ1000J | N-Channel 60-V (D-S) MOSFET |
| VQ1001J | Dual N-Channel 30-V (D-S) MOSFET with Schottky Diode |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| VPX3224E | 制造商:MICRONAS 制造商全稱:MICRONAS 功能描述:Video Pixel Decoders |
| VPX3225D | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Video Pixel Decoders |
| VPX3225D-C3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| VPX3225E | 制造商:MICRONAS 制造商全稱:MICRONAS 功能描述:Video Pixel Decoders |
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