- 您現在的位置：買賣IC網 > PDF目錄36338 > 935263151557 (NXP SEMICONDUCTORS) SPECIALTY CONSUMER CIRCUIT, PQFP240 PDF資料下載
參數資料
| 型號： | 935263151557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數： | 170/518頁 |
| 文件大?。?/td> | 7111K |
| 代理商： | 935263151557 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁當前第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁第449頁第450頁第451頁第452頁第453頁第454頁第455頁第456頁第457頁第458頁第459頁第460頁第461頁第462頁第463頁第464頁第465頁第466頁第467頁第468頁第469頁第470頁第471頁第472頁第473頁第474頁第475頁第476頁第477頁第478頁第479頁第480頁第481頁第482頁第483頁第484頁第485頁第486頁第487頁第488頁第489頁第490頁第491頁第492頁第493頁第494頁第495頁第496頁第497頁第498頁第499頁第500頁第501頁第502頁第503頁第504頁第505頁第506頁第507頁第508頁第509頁第510頁第511頁第512頁第513頁第514頁第515頁第516頁第517頁第518頁
File: arb.fm5, modified 7/23/99
PRELIMINARY INFORMATION
19-1
Arbiter
Chapter 19
by Eino Jacobs, Luis Lucas, Chris Nelson, Allan Tzeng, Gert Slavenburg
19.1
ARBITER FEATURES
The TM1100 internal highway bus conveys all the mem-
ory and MMIO traffic. The peripherals, also called devic-
es or units, described along this data-book are connect-
ed to this internal highway bus. Accesses to the bus are
controlled by a central arbiter. Figure 2-1 on page 2-1
pictures the whole system where the arbiter is embedded
in the main memory interface block. The traffic includes
the memory requests issued by most of the on-chip de-
vices as well as the MMIO transactions that are issued
by the DSPCPU or by the PCI block and responded to by
the peripherals.
The arbiter has been designed in order to make TM1100
a true real-time system by providing a highly programma-
ble allocation scheme of the bus. The primary character-
istics are:
round robin arbitration
hierarchical organization
programmable allocation of highway bandwidth
dual priorities with priority raising mechanism
These features are explained in the next sections of this
chapter. Arbiter programming is done through two MMIO
registers:
ARB_RAISE
ARB_BW_CTL
The default values (after hardware RESET) stored in
these two MMIO registers are suitable for most of the ap-
plications.
If these default settings introduce violations of real-time
constraints in units like VI, VO, AI and AO (each of these
units have a Highway Bandwidth Error detection mecha-
nism) then ARB_BW_CTL register should be pro-
grammed to 0x090A9. This setting gives almost maxi-
mum priority to real-time units but may slow down the
CPU.
Fine tuning of the arbiter settings is described in the fol-
lowing sections.
19.2
DUAL PRIORITIES WITH PRIORITY
RAISING MECHANISM
The best CPU performance is obtained if cache misses
can take priority over peripheral requests on the high-
way.
However, peripherals need to have a maximum guaran-
teed latency that is low enough to satisfy the real time
constraints of I/O units.
TM1100 provides this feature with the following priority
raising mechanism.
Device requests can have 2 priorities: low priority and
high priority. Within each class there is fair, round-robin
arbitration (Section 19.3). Requests with high priority
take precedence over requests with low priority.
Devices can indicate the priority of their requests to be
low or high.
A device may initially post a request with low priority. If it
does not get serviced within a particular waiting time,
then the device can raise the priority of the request to
high priority. This can be done when the worst case la-
tency at high priority approaches the real time constraint
of the device. Thus, the device uses only spare band-
width without slowing down the CPU unless real time
constraints require it to claim high priority.
In TM1100, only the ICP unit has its own priority raising
logic (i.e. it controls the low to high transition of the re-
quest). Refer to Chapter 13, “Image Co-Processor,” for
more information.
Priority raising for VLD, PCI, VI and VO units (devices) is
handled by the arbiter central priority raising mechanism.
The central priority raising mechanism settings are con-
trolled from the DSPCPU with the ARB_RAISE MMIO
register (see Table 19-1). The delay is the amount of
time for which the arbiter handles the request at low pri-
ority.
The delay is defined by a 5-bit field (dedicated per unit).
Delay is counted in CPU clock cycles. The granularity of
the delay is 16 cycles, so the maximum time spent at low
priority for each request can be programmed from 0 to
496 cycles, inclusive, in steps of 16 cycles.
The default value for the entire ARB_RAISE register is 0.
This causes all requests from VLD, PCI, VI and VO to be
Table 19-1. ARB_RAISE register layout
Offset
Name
Bits
Fields
0x10010C
ARB_RAISE
19:15
VLD_delay[4:0]
14:10
PCI_delay[4:0]
9:5
VI_delay[4:0]
4:0
VO_delay[4:0]
相關PDF資料 |
PDF描述 |
|---|---|
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
發(fā)布緊急采購，3分鐘左右您將得到回復。