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參數(shù)資料
| 型號： | 935263151557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 56/518頁 |
| 文件大?。?/td> | 7111K |
| 代理商： | 935263151557 |
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Philips Semiconductors
PCI Interface
File: pci.fm5, modified 7/23/99
PRELIMINARY INFORMATION
10-5
EM (Enable Mastering). This bit controls the TM1100
PCI interface’s ability to act as a PCI master. A value of
zero prevents the PCI interface from initiating PCI ac-
cesses; a value of one allows the PCI interface to initiate
PCI accesses.
Note that the EM bit is automatically set to one whenever
the HE bit in the BIU_CTL register is set to one (see Sec-
tion 10.7.5, “BIU_CTL Register”). Mastering must be en-
abled for TM1100 to serve as PCI host processor.
EM is set to zero at power-up. Host system software can
set this bit to one with a configuration write.
SC (Special Cycle). This bit controls PCI device recog-
nition of special-cycle operations. A value of zero causes
a PCI device to ignore all special cycles; a value of one
allows a PCI device to monitor special cycle operations.
This bit is hardwired to zero in TM1100.
MWI (Memory Write and Invalidate). This bit deter-
mines a PCI devices’s ability to generate memory-write-
and-invalidate commands. A value of one allows a PCI
device to generate memory-write-and-invalidate com-
mands; a value of zero forces the PCI device to use
memory-write commands instead. TM1100 implements
this bit. The conditions under which TM1100 DMA trans-
actions generate memory-write-and-invalidate are de-
scribed in Section 10.7.16, “DMA_CTL Register.” De-
tails of operation can be found in Section 10.6.7, “Cache
Line Size Register.” Image Coprocessor DMA writes al-
ways use regular memory-write transactions.
VGA (VGA palette snoop). This bit controls how VGA-
compatible PCI devices handle accesses to their palette
registers. This bit is hardwired to zero.
PAR (Parity error response). This bit controls signalling
of parity errors (data or address). A value of zero causes
the PCI interface to ignore parity errors; a value of one
causes the PCI interface to report parity errors on the
perr# PCI signal. This bit is set to zero at power-up; since
the PCI interface checks parity, software can set this bit
to one with a configuration write.
Wait (Wait-cycle control). This bit controls whether or
not a PCI device does address/data stepping. PCI devic-
es that never do stepping must hardwire this bit to 0.
Since TM1100 does not implement stepping, this bit is
hardwired to zero.
SERR# (serr# enable). This bit is an enable for the driv-
er of the serr# pin (system error). A value of zero disables
the serr# pin; a value of one enables it. All PCI devices
that have an serr# pin must implement this bit. This bit is
set to zero after reset; this bit can be set to one with a
configuration write. SERR# and PAR must both be set to
one to allow signalling of address parity errors on the
serr# signal.
FB (Fast Back-to-back enable). This bit controls wheth-
er or not a PCI master can do fast back-to-back transac-
tions to different devices. A value of zero means fast
back-to-back transactions are only allowed when the
transactions are to the same agent; a value of one
means the master is allowed to generate fast back-to-
back transactions to different agents. Initialization soft-
ware will set this bit if all targets are capable of fast back-
to-back transactions. In TM1100, this bit is hardwired to
zero.
Reserved. Reads from reserved bits return zero; writes
to reserved bits cause no action.
10.6.4
Status Register
The status register is used to record information about
PCI bus events. The status register format is shown in
Figure 10-4. Table 10-3 lists the Status register fields.
Reserved. Reads from reserved bits return zero; writes
to reserved bits cause no action.
66M (66-MHz capable). This bit is hardwired to zero for
TM1100 (PCI runs at 33-MHz maximum).
UDF (user Definable Features). Since the TM1100 PCI
interface does not implement PCI user-definable fea-
tures, this bit is hardwired to zero.
FBC (Fast Back-to-back Capable). The TM1100 PCI
interface does not support fast back-to-back capability,
so this bit is hardwired to zero.
DPD (Data Parity Detected). Since the TM1100 PCI in-
terface can act as a PCI bus initiator, this bit is imple-
mented. DPD is set in the initiator’s status register when:
Table 10-2. Field values for Command Register
Field
Value Explanation
I/O
Hardwired to 0 (ignore I/O space accesses)
MA
0
no recognition of memory-space accesses
1
recognizes memory-space accesses
EM
0
cannot act as PCI initiator
1
can act as PCI initiator
SC
Hardwired to 0 (ignore special cycle accesses)
MWI
0
cannot generate memory write and invalidate
1
can generate memory write and invalidate
VGA
Hardwired to 0
Par
0
ignore parity errors
1
acknowledge parity errors
SERR#
0
disable driver for serr# pin
1
enable driver for serr# pin
FB
0
fast back-to-back only to same agent
1
fast back-to-back to different agents
Reserved Write ignored; reads return 0
15
0
Status Register
4
5
66M
6
UDF
7
FBC
8
DPD
9
10
Reserved
14
SSE
DPE
13
RMA
12
RTA
11
STA
DEVSEL
Figure 10-4. Status register format.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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