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參數(shù)資料
| 型號： | 935263151557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 76/518頁 |
| 文件大小： | 7111K |
| 代理商： | 935263151557 |
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Philips Semiconductors
SDRAM Memory System
File: memsys.fm5, modified 7/24/99
PRELIMINARY INFORMATION
11-5
The
rank
is
selected
via
the
chip
select
bits,
MM_CS#[3:0].
The column “Row Address/H.Way Bits” specifies which
internal data-highway address bits map to the SDRAM
row address. “Row Address/Pins” specifies which lines
of TM1100’s MM_A address bus serve as the SDRAM
row address.
The column “Column Address/H.Way Bits” specifies
which data-highway address bits map to the SDRAM col-
umn address. “Column Address/Pins” specifies which
lines of TM1100’s MM_A address bus serve as the
SDRAM column address.
MM_A[12] is only defined for a 8 MB rank size with
4x512Kx32 SDRAMs. MM_A[12] contains then H.Way
bit 11 (i.e. same behavior as pin MM_A[8]).
Bits 5–0 of the highway address are the offset within a
64-byte block; these bits are all zero for an aligned block
transfer. The table lists the mapping of bits 5–2 to identify
in which SDRAM positions the words of a block are locat-
ed.
Bit 5 of the highway address is always mapped to the
SDRAM internal bank select; thus, each SDRAM bank
receives half (32 bytes) of the block transfer.
Bits 4–2 of the highway address are the word offset in a
cache block. Bits 1–0 are the byte offset within a 32-bit
word.
11.8
MEMORY INTERFACE AND SDRAM
INITIALIZATION
Immediately after reset, the main-memory interface is ini-
tialized by placing default values in the MM_CONFIG
and PLL_RATIOS registers (see Section 11.5, “Memory
System Programming”). During the subsequent hard-
ware boot process, when TM1100 reads initial values
from an external ROM, these registers can be set to dif-
ferent values.
After TM1100 is released from the reset state, the mem-
ory interface automatically executes 10 refresh opera-
tions, then initializes the mode register in each SDRAM
chip. Table 11-9 shows the settings in the SDRAM mode
register(s).
11.9
ON-CHIP SDRAM INTERLEAVING
The main-memory interface takes advantage of the on-
chip interleaving of SDRAM devices. Interleaving allows
the precharge, RAS, and CAS delays needed to ready
one internal bank to be performed while useful data
transfer is occurring with the other internal bank. Thus,
the overhead of preparing one bank is hidden during
data movement to or from the other.
The benefit of on-chip interleaving is sustainable full-
bandwidth data transfer (one word per clock cycle). The
transition from one internal bank to the other happens on
8-word boundaries; transferring 8 words gives the inac-
tive bank time to prepare (perform precharge, RAS, and
CAS) so that when the last word of the 8-word block in
the active bank has been transferred, the next word from
the just-precharged bank is ready on the next cycle.
The seamless transitions between the two on-chip banks
can be sustained for a stream of contiguous addresses
with the same direction (read or write). That is, a stream
of contiguous reads or contiguous writes can sustain full
bandwidth. If a write follows a read, then a small gap be-
tween transfers is needed.
Each bank access is terminated with a read or write with
automatic precharge, making a separate precharge
command before the next RAS unnecessary.
Interleaving is not improved by the use of 4 banks 64
Mbit SDRAMs organized in x32.
Table 11-7. Memory Interface Signal Pins
Name
Function
I/O
Active...
MM_CLK[1:0]
Memory bus clock
O
High
MATCHOUT
Clock propagation
match-trace output
O
High
MATCHIN
Clock propagation
match-trace input
I
High
MM_CS#[3..0]
Chip selects for the four
memory ranks
O
Low
MM_RAS#
Row-address strobe
O
Low
MM_CAS#
Column address strobe
O
Low
MM_WE#
Write enable
O
Low
MM_A[12:0]
Address
O
High
MM_CKE[1:0]
Clock enable
O
High
MM_DQM[3:0]
Byte enables for dq bus
O
High
MM_DQ[31:0]
Bi-directional data bus
I/O
High
Table 11-8. Address Mapping Based on Rank Size
Rank
Size
Rank
Addr.
Row
Address
Column
Address
Bank
Address
H.Way
Bits
Pins
H.Way
Bits
Pins
H.Way
Bits
Pin
H.Way
Bit
512 KB
20-19
8,
6–0
18,
17–11
7–0
10–6,
4–2
9
5
1 MB
21-20
8–0
19–11
7–0
10–6,
4–2
9
2 MB
22-21
9–0
20–11
7–0
10–6,
4–2
10
4 MB
23–22
10–0
21–11
7–0
10–6,
4–2
11
8 MB
24-23
10–0
22–12
8–0
11–6,
4–2
11
16 MB
25-24
10–0
23–13
9–0
12–6,
4–2
11
Table 11-9. SDRAM Mode Register Settings
Parameter
Value
Burst Length
4
Wrap type
Interleaved
CAS latency
3
相關PDF資料 |
PDF描述 |
|---|---|
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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