參數(shù)資料
型號(hào)： 935263151557
廠商： NXP SEMICONDUCTORS
元件分類： 消費(fèi)家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PQFP240
封裝： 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240
文件頁(yè)數(shù)： 88/518頁(yè)
文件大?。?/td> 7111K
代理商： 935263151557
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TM1100 Preliminary Data Book
Philips Semiconductors
12-2
PRELIMINARY INFORMATION
File: boot.fm5, modified 7/23/99
the level 1 bootstrap DSPCPU program in a single eight-
pin EEPROM device.
12.3
BOOT HARDWARE OPERATION
The TM1100 boot sequence begins with the assertion of
the reset signal TRI_RESET#. After reset is de-asserted,
only the system boot block, I2C, and PCI interfaces are
allowed to operate. In particular, the DSPCPU and the in-
ternal data highway bus will remain in the reset state until
they are explicitly released during the boot procedure. In
autonomous boot, the system boot block is responsible
for releasing the DSPCPU and highway from reset. In
host-assisted boot, the boot logic releases the highway
from reset and the TM1100 software driver (which runs
on the host processor) releases the DSPCPU from reset.
The system boot block operation is illustrated in a flow
chart shown in Figure 12-2.
12.3.1
Boot Procedure Common to Both
Autonomous and Host-Assisted
Bootstrap
There should be no other I2C master active from reset
until boot EEPROM load completes. The system boot
procedure begins by loading a few critical pieces of infor-
mation from the serial EEPROM. This part of the proce-
dure is common to both autonomous and host-assisted
bootstrapping. See Table 12-2 for a summary and
Table 12-5 for full bit accurate EEPROM layout details.
The first byte of the EEPROM is read using a serial clock
equal to BOOT_CLK/1000, which is guaranteed to be
less than 100 kHz. After reading the first byte, which con-
tains the actual BOOT_CLK rate as well as the EEPROM
speed capability, the boot block proceeds to read subse-
quent bytes at the highest valid speed.
The number of lines in the EEPROM device should be 0
in case of a 128 byte device and 1 for larger devices.
The SDRAM aperture size should be set to the smallest
size that is larger than or equal to the actual size of
SDRAM connected to tm1100. The SDRAM aperture
size information is forwarded to the PCI interface for use
in host BIOS configuration, as described in Section
The BOOT_CLK speed bits should be set to match the
closest rounded up frequency of the external clock cir-
cuit, i.e. for an external clock of 40 MHz or 50 MHz the
value should be 10. This field, together with the EE-
PROM maximum clock speed bit are used to decide the
best possible divider ratio for generation of the I2C clock,
as shown in Table 12-3. In addition, the delay actions in
are
taken
based
on
the
specified
BOOT_CLK value.
The EEPROM maximum clock speed bit is set to match
the speed grade of the serial EEPROM device.
The test mode bit should always be set to 0. It is only set
to one for factory ATE testing.
The Subsystem ID and Subsystem Vendor ID data has
no meaning to the TM1100 hardware; its meaning is en-
Table 12-2. Information Loaded During First Part of
Bootstrapping Procedure
Information
Size
Interpretation
Number of lines in
EEPROM device
1 bit
0
128 lines
1
256 or more lines
SDRAM aperture size
3 bits
000 1 MB
001 1 MB
010 2 MB
011 4 MB
100 8 MB
101 16 MB
110 32 MB
111 64 MB
BOOT_CLK speed
2 bits
00
100 MHz
01
75 MHz
10
50 MHz
11
33 MHz
I2C clock speed
1 bit
0
100 KHz
1
400 KHz
Test mode
1 bit
0
normal operation
1
rapid ATE testing
Subsystem ID
16 bits
Value is copied to Sub-
system ID register in PCI
conguration space.
Subsystem Vendor ID
16 bits
Value is copied to Sub-
system Vendor ID regis-
ter in PCI cong space.
MM_CONFIG register
initialization
20 bits
Value is simply written to
the MM_CONFIG regis-
PLL_RATIOS register
initialization
8 bits
Value is simply written to
the PLL_RATIOS regis-
Autonomous/host-
assisted boot
1 bit
0
host-assisted
1
autonomous
Enable internal
PCI_CLK
1 bit
0
PCI_CLK taken
from outside
1
use on-chip XIO
PCI_CLK clock
generator
Note: MUST be set
if no external PCI
clock is supplied
Table 12-3I2C speed as a function of EEPROM byte 0
BOOT_CLK
bits
EEPROM
speed bit
divider
value
actual I2C
speed
00 (100 MHz)
0 (100 kHz)
1008
99.2 kHz
00
1 (400 kHz)
256
390.6 kHz
01 (75 MHz)
0 (100 kHz)
752
99.7 kHz
01
1 (400 kHz)
192
390.6 kHz
10 (50 MHz)
0 (100 kHz)
512
97.6 kHz
相關(guān)PDF資料
PDF描述
935263331557 SPECIALTY CONSUMER CIRCUIT, PQFP240
935263133112 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17
935263384118 SPECIALTY ANALOG CIRCUIT, PDSO16
935263384112 SPECIALTY ANALOG CIRCUIT, PDSO16
935263512112 TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16
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