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參數(shù)資料
| 型號(hào)： | 935263151557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁(yè)數(shù)： | 20/518頁(yè) |
| 文件大?。?/td> | 7111K |
| 代理商： | 935263151557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
7-14
PRELIMINARY INFORMATION
File: evo.fm5, modified 7/24/99
CLOCK_SELECT
00 - select PLL VCO output as VO_CLK source.
01 - select PLL feedback loop divider output as VO_CLK source
10 - select PLL input divider output as VO_CLK source
11 - (hardware reset default) select DDS output directly as VO_CLK source, bypass PLL altogether
PLL_S
This eld sets the PLL input divider division ratio. A value of
k selects division by k+1.
The hardware reset default for the eld value is 1, causing division by 2.
PLL_T
This eld sets the PLL feedback loop divider division ratio. A value of
k selects division by k+1.
The hardware reset default for the eld value is 1, causing division by 2.
CLKOUT
When one, CLKOUT enables VO clock generator and makes VO_CLK an output.
When zero (hardware reset default), VO_CLK is input, and VO clock is provided by the external device.
SYNC_MASTER
When one, VO_IO1 and VO_IO2 are outputs. In video refresh modes, the VO generates horizontal and frame
timing signals on VO_IO1 and VO_IO2 respectively. In message passing mode, this bit should always be set so
that VO_IO1 and VO_IO2 generate START and END message signals respectively.
When zero (hardware reset default), VO_IO2 is an input. In video refresh modes VO_IO2 serves as frame time
reference. The active edge is selected by VO_IO2_POS. Note: This works only once after reset. To use this
feature you have to periodically do a software reset.
VO_IO1_POS
VO_IO2_POS
VO_IO1_POS has currently no function
VO_IO2_POS determines input polarity on VO_IO2.
When zero, the corresponding input triggers on the negative (high-to-low) transition of the input signal.
When one, the input triggers on the positive (low-to-high) transition.
OL_EN
Overlay Enable: enables the YUV overlay function in video refresh modes.
MODE
Denes the video output major operating mode, as listed in Table 7-5 on page 7-11.
BRF1_ACK
BFR2_ACK
Buffer-1 & buffer-2 acknowledge: when active in data-transfer modes, writing a one to BFR1_ACK clears
BFR1_EMPTY and enables buffer 1 for transfer until BFR1_EMPTY is set. Writing a zero to BFR1_ACK has no
effect. BRF2_ACK operates similarly for buffer 2. Writing a one to VO_ENABLE in the data-streaming mode is the
same as writing a one to both BFR1_ACK & BFR2_ACK and enables both buffers 1 & 2 for transfer. Writing a one
to VO_ENABLE in message-passing mode is the same as writing a one to BFR1_ACK and enables buffer 1 for
transfer. BFR2_ACK is not used in message-passing mode, since only buffer 1 is used.
HBE_ACK
URUN_ACK
Writing a one to these bits clears the HBE or URUN ags and resets their corresponding interrupt conditions.
YTR_ACK
Writing a one to this bit clears the YTR ag and resets its interrupt condition. YTR signals the CPU to set new
pointers for the next eld. If YTR_ACK is not received by the time the active image area for the next eld starts, the
URUN ag is set. Data transfer continues with the old pointer values.
BFR1_INTEN
BFR2_INTEN
HBE_INTEN
URUN_INTEN
YTR_INTEN
Enable corresponding interrupts when the BFR1_EMPTY, BFR2_EMPTY, HBE, URUN (underrun/end of transfer),
and YTR (end of eld/buffer) ags are set, respectively.
Note: BFR2_INTEN, URUN_INTEN, YTR_INTEN must be 0 in message passing mode.
LTL_END
Little-endian: species that data in SDRAM is stored in little-endian format. This only affects the overlay packed
image format interpretation in the video refresh modes. Refer to Appendix C, “Endian-ness,” for details on Byte
Ordering.
VO_ENABLE
Enables the VO to send image data or message data to its output.
Note: This bit should not be simultaneously asserted with the VO_CTL.RESET bit.
The correct sequence to reset and enable VO is:
1. Write desired VO_CTL with RESET bit set, VO_ENABLE clear.
2. Write desired VO_CTL with RESET bit clear, VO_ENABLE clear.
3. Wait at least 5 VO-clocks.
4. Write desired VO_CTL with RESET bit clear, VO_ENABLE set.
Setting VO_ENABLE in video refresh modes starts the VO sending image data beginning with the rst pixel in the
image. Setting VO_ENABLE in data-streaming and message-passing modes starts the VO sending data begin-
ning with the rst byte in buffer 1. In video refresh and data-streaming modes, VO_ENABLE remains set until
cleared by the CPU. In message-passing mode, VO_ENABLE is cleared with BFR1_EMPTY is set indicating the
end of message transfer.
De-asserting VO_ENABLE in video refresh modes causes SDRAM reads to stop, but sync framing and
BFR1_EMPTY generation/interrupts remain fully operational. Transmitted active image data is undened. To fully
halt Video Out, a software reset is required.
Table 7-7. VO_CTL Register Fields
Field
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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