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參數(shù)資料
| 型號： | 935263331557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 138/518頁 |
| 文件大小： | 7111K |
| 代理商： | 935263331557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
14-8
PRELIMINARY INFORMATION
File: vld.fm5, modified 7/26/99
14.9.2
VLD Shift Register (VLD_SR)
This read only register is a shadow of the VLD’s opera-
tional shift register and it allows the DSPCPU to access
the bitstream through the VLD. Bits 0 through 15 are the
current contents of the VLD shift register. Bits 16 to 31
are RESERVED and should be treated as undefined by
the programmer.
14.9.3
VLD Quantizer Scale (VLD_QS)
This 5-bit register contains the quantization scale code
(from the slice header) to be output by the VLD until it is
overridden by a macroblock quantizer scale code. The
quantizer scale code is part of the macroblock header
output.
14.9.4
VLD Picture Info (VLD_PI)
This 32-bit register contains the picture layer information
necessary for the VLD to parse the macroblocks within
that picture. Again, the values for each of these fields are
determined by the appropriate standard (MPEG [1-3]).
14.10 ERROR HANDLING
Upon encountering a bitstream error the VLD will set the
bitstream-error flag (ERROR) in the VLD_STATUS reg-
ister and interrupt the DSPCPU, if the interrupt is en-
abled. Note that if a start code is present (in the VLD shift
register) when an error is detected, then both the start
code and the error bits will be set. A separate flush com-
mand is required to flush any valid data in the run-level
and macroblock header output buffers.
The DSPCPU de-asserts the ERROR flags by writing a
‘1’ to the ERROR flag.
14.11 INTERRUPT
The interrupt source number for the VLD is 14 and it
should be set in level sensitive mode (see Section
14.12 RESET
The VLD block is reset by a hardware reset or a software
reset. The hardware reset signal is generated from the
external pin TRI_RESET#. The software reset is initiated
by
writing
a
‘Reset
VLD’
command
in
the
VLD_COMMAND register. Refer Table 14-8 for the de-
tails on the software reset procedure.
14.13 ENDIAN-NESS
VLD supports little-endian and big-endian modes of op-
erations. Refer to Appendix C for the endian-ness spec-
ification of the VLD input and output data.
14.14 REFERENCES
[1] ISO/IEC IS 13818-2, International Standard (1994),
MPEG-2 Video.
[2] ISO/IEC IS 11172-2, International Standard (1992),
MPEG-1 Video.
[3] MPEG Video Compression Standard, by Joan L.
Mitchell, William B. Pennebaker, Chad E. Fogg, Didier J.
LeGall; ITP publication.
Table 14-7. VLD Picture Info Register (r/w)
Name
Size
(bits)
Description
PICT_TYPE (picture
type)
2
I, P, or B picture
PICT_STRUC (picture
structure)
2
eld or frame picture
FPFD (frame predic-
tion frame dct)
1
species that this picture
uses only frame prediction
and frame dct
INTRA_VLC
1
Use DCT table zero or one
CONCEAL_MV
1
concealment vectors present
in the bitstream
reserved
6
Reserved for future expan-
sion
MPEG2 mode
1
switches VLD between
mpeg1 and mpeg2 decod-
ing. Value ‘1’ means mpeg2
mode
reserved
2
reserved
HFRS (horizontal for-
ward rsize)
4
size of residual motion vec-
tor
VFRS (vertical forward
rsize)
4
size of residual motion vec-
tor
HBRS (horizontal back-
ward rsize)
4
size of residual motion vec-
tor
VBRS (vertical back-
ward rsize)
4
size of residual motion vec-
tor
Table 14-8. Software Reset Procedure
Cycle
no.
Action
Remarks
i
DSPCPU issues the ‘Reset
the VLD’ command by writ-
ing the required value in the
VLD_COMMAND register.
i to j
VLD will complete the pend-
ing, if any, highway transac-
tions.
Any highway transac-
tions, once started, will
not be aborted in the
middle
j+1
VLD will perform the full
reset.
All status and control
registers are reset and
all the buffers are
made empty.
MMIO Registers initial-
ized to zero includes
VLD_STATUS.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
| 933282660652 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDIP16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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