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參數(shù)資料
| 型號： | 935263331557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 473/518頁 |
| 文件大?。?/td> | 7111K |
| 代理商： | 935263331557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
3-10
PRELIMINARY INFORMATION
File: arch.fm5, modified 7/23/99
The VIC successfully dispatches the vector corre-
sponding to the source to the TM1100 CPU, or
TM1100 CPU software clears the interrupt-pending
ag by a direct write to the ICLEAR location.
No interrupt acknowledge to ICLEAR is needed for de-
vices operating in edge-triggered mode, since the vector
dispatch clears the IPENDING request. The device itself
may however need a device specific interrupt acknowl-
edge to clear the requesting condition. Edge-triggered
mode is
not recommended for devices that can signal
multiple simultaneous interrupt conditions. The on-chip
timers
must be operated in edge triggered mode.
In level-sensitive mode, the device requests an interrupt
by asserting the VIC source request line. The device
holds the request until the device interrupt handler per-
forms a device interrupt acknowledge. It is
highly recom-
mended that all off-chip and on-chip sources, with the ex-
ception of the timers, are operated in level sensitive
mode.
3.5.3.3
Device Interrupt Acknowledge
All devices capable of generating level-triggered inter-
rupts have interrupt acknowledge bits in their memory
mapped control registers for this purpose. An interrupt
acknowledge is performed by a store to such control reg-
ister, with a ‘1’ in the bit position(s) corresponding to the
desired acknowledge flags.
Programmers note: the store operation that performs the
interrupt acknowledge should be issued at least 2 cycles
before the (interruptible) jump that ends an interrupt han-
dler. This ensures that the same interrupt is not dis-
patched twice due to request de-assertion clock delays.
3.5.3.4
Interrupt Priorities
Each interrupt source can be programmed to request
one out of eight levels of priorities. The highest priority
level (level seven) corresponds to requesting an NMI—
an interrupt that cannot be masked by the DSPCPU PC-
SW.IEN bit. The other levels request regular interrupts,
that can be masked as a group by the PCSW.IEN flag.
Level six represents the highest priority normal interrupt
level and level zero represents the lowest. Refer to
Figure 3-7 for details of programming the priority level.
The VIC arbitrates the highest-priority pending interrupt
requestor. Sources programmed to request at the same
level are treated with a fixed priority, from source number
zero (highest) to thirty-one (lowest). At such time as the
DSPCPU is willing to process special events, the vector
of highest priority NMI source will be dispatched. If no
NMI is pending, and the DSPCPU allows regular inter-
rupts (PCSW.IEN is asserted), the vector of the highest
priority regular source is dispatched. Once a vector is
dispatched, the corresponding interrupt pending flag is
de-asserted (edge triggered mode sources only).
3.5.3.5
Interrupt Masking
A single MMIO register (IMASK in Figure 3-8) allows
masking of an arbitrary subset of the interrupt sources.
Masking applies to both regular as well as NMI level re-
questors. Masking is used by software to disable unused
devices and/or to implement nested interrupt handling. In
the latter case, each interrupt handler can stack the old
IMASK content for later restoration and insert a new
mask that only allows the interrupts it is willing to handle.
For level-triggered device handlers, IMASK should also
Source 0 vector
INTVEC0 (r/w)
Source 1 vector
INTVEC1 (r/w)
Source 2 vector
INTVEC2 (r/w)
Source 30 vector
INTVEC30 (r/w)
Source 31 vector
INTVEC31 (r/w)
0x10 0880
0x10 0884
0x10 0888
0x10 08F8
0x10 08FC
31
0
MMIO_BASE
offset:
Figure 3-6. Interrupt vector locations in MMIO address space.
MP31
ISETTING3 (r/w)
0x10 081C
31
0
MMIO_BASE
offset:
ISETTING2 (r/w)
0x10 0818
ISETTING1 (r/w)
0x10 0814
ISETTING0 (r/w)
0x10 0810
MP30
MP29
MP28
MP27
MP26
MP25
MP24
3
7
11
15
19
23
27
Each MP Field:
0xxx
source operates in edge-triggered mode
1xxx
source operates in level-sensitive mode
Each MP Field:
x111
NMI (highest) priority
x110
maskable level 6
...
x000
maskable level 0
MP23
MP22
MP21
MP20
MP19
MP18
MP17
MP16
MP15
MP14
MP13
MP12
MP11
MP10
MP9
MP8
MP7
MP6
MP5
MP4
MP3
MP2
MP1
MP0
Figure 3-7. Interrupt mode and priority MMIO locations and formats.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
| 933282660652 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDIP16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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