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參數(shù)資料
| 型號(hào)： | 935263331557 |
| 廠(chǎng)商： | NXP SEMICONDUCTORS |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁(yè)數(shù)： | 59/518頁(yè) |
| 文件大?。?/td> | 7111K |
| 代理商： | 935263331557 |
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Philips Semiconductors
PCI Interface
File: pci.fm5, modified 7/23/99
PRELIMINARY INFORMATION
10-7
Table 10-7 lists the defined subclasses of multimedia de-
vices. TM1100 is both a video and audio multimedia de-
vice, so its subclass value is hardwired to 0x80.
10.6.7
Cache Line Size Register
This field only matter when the MWI bit in configuration
space is set. The value of the Cache Line Size register
specifies the host system cache line size in units of 32-
bit words Initiating devices, such as the TM1100, that
can generate memory-write-and-invalidate commands
must implement this register. When implemented, the
cache line size allows initiators participating in the PCI
caching protocol to retry burst accesses at cache-line
boundaries.
This register is implemented in TM1100. In the TM1100,
PCI DMA performs write-and-invalidate cycles as per the
table below. ICP DMA and CPU PCI writes are per-
formed using normal memory-write cycles.
10.6.8
Latency Timer Register
The value of the Latency Timer register specifies the
minimum number of PCI clock cycles the TM1100 BIU as
initiator is allowed to own the PCI bus. This register is
readable and writable in PCI configuration space.
This register must be writable in any PCI initiating device
that can burst more than two data phases. In the TM1100
PCI interface, the least-significant three bits are hard-
wired to zero and software can program any value into
the most-significant five bits. This permits software to
specify the time slice with a minimum granularity of eight
PCI clocks. A value of zero signifies maximum latency,
i.e. 256 PCI clocks.
10.6.9
Header Type Register
The value of the Header Type register defines the format
of words 16 through 63 in configuration space and
whether or not the device contains multiple functions.
Figure 10-6 shows the format of Header Type.
Bit 7 of Header Type is zero for single-function devices,
one for multi-function devices. TM1100 is a single-func-
tion device, so bit 7 is zero. Table 10-9 shows the encod-
ings of the Layout field.
10.6.10 Built-In Self Test Register
When implemented, the BIST register is used to control
the operation of a device’s built-in self testing capability.
TM1100 does not implement BIST, so this register is
hardwired to return zeros when read.
10.6.11 Base Address Registers
The TM1100 PCI interface implements two configuration
space memory Base Address registers: DRAM_BASE
and MMIO_BASE. DRAM_BASE relocates TM1100’s
SDRAM within the system address space; MMIO_BASE
relocates the 2-MB memory-mapped I/O address aper-
ture.
Table 10-6. Base Class Encodings
Base Class
(in hex)
Meaning
00
Device was built before class code denitions
were nalized
01
Mass-storage controller
02
Network controller
03
Display controller
04
Multimedia device
05
Memory controller
06
Bridge device
07
Simple communications controller
08
Base system peripheral
0A
Docking station
0B
Processor
0C
Serial bus controller
0D–FE
Reserved
FF
Device does not t any of the above classes
Table 10-7. Subclass & Programming Interface
Fields
Subclass
(in hex)
Programming
Interface (in hex)
Meaning
00
Video Device
01
00
Audio Device
80
00
Other multimedia device
Table 10-8. Cache Line Size values
Cache Line Size
(binary)
Effect
0000,0100
write-and-invalidates are done in 4
DWORD, i.e. 16 byte chunks
0000,1000
write-and-invalidate in 8 DWORD chunks
0001,0000
write-and-invalidate in 16 DWORD chunks
all other values
only normal ‘memory-write’ is performed
Table 10-9. Layout Encodings
Layout (in hex)
Meaning
00
Non-bridge PCI device
01
PCI-to-PCI bridge device
Table 10-8. Cache Line Size values
Cache Line Size
(binary)
Effect
7
Header Type
0
Layout
6
MF
Figure 10-6. Header Type register format.
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