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參數(shù)資料
| 型號： | 935263331557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 42/518頁 |
| 文件大?。?/td> | 7111K |
| 代理商： | 935263331557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
9-2
PRELIMINARY INFORMATION
File: aout.fm5, modified 7/24/99
9.4
INTERNAL CLOCK SOURCE
Figure 9-1 illustrates the different clock capabilities of the
Audio Out unit. At the heart of the clock system is a
square wave DDS (Direct Digital Synthesizer). The DDS
can be programmed to emit frequencies from ca. 1 Hz to
40 MHz with a resolution of better than 0.3 Hz.
The output of the DDS is always sent to the AO_OSCLK
output pin. This output is intended to be used as the
256fs or 384fs system clock source for oversampling D/A
converters, such as the Philips SAA7322, or codecs
such as the AD1847 or CS4218.
The TM1100 DDS frequency is set by writing to the FRE-
QUENCY MMIO register. The programmer is free to
change the FREQUENCY setting dynamically, so as to
adjust the outgoing audio sample rate. In ATSC transport
stream decoding, this is the preferred method by which
audio sample rate lock to the original program provider is
accomplished.
Depending on bit 31 (msb), the DDS runs in 1 of two
modes:
bit 31 = 1 - TM1100 improved mode
bit 31 = 0 - TM1000 compatibility mode
9.4.1
TM1100 Improved Mode
In improved mode, a high quality, low-jitter AO_OSCLK
is generated. The setting of the FREQUENCY register to
accomplish a given AO_OSCLK frequency is given by
the formula:
This mode, and the above formula, should be used for all
new software development on TM1100. It is not available
on TM1000.
9.4.2
TM1000 Compatibility Mode
TM1000 compatibility mode is provided so that TM1000
software runs without changes. It should NOT be used
for new software development. TM1000 mode is auto-
matically entered whenever FREQUENCY[31] = 0. In
TM1000 mode, AO_OSCLK frequency is set as follows:
9.5
CLOCK SYSTEM OPERATION
The output of the DDS is always sent to the AO_OSCLK
output pin. This output is typically used as the 256fs or
384fs system clock source for oversampling D/A convert-
ers, such as the Philips SAA7322, or codecs such as the
AD1847 or CS4218.
AO_SCK is the serial interface bit clock. AO_WS is the
word-strobe, i.e. each channel receives one sample for
each word-strobe cycle.
AO_SCK and AO_WS can be configured as input or out-
put, as determined by the SER_MASTER control field. If
set as output, AO_SCK can be set to a divider of the DDS
output frequency.
Whether set as input or output, the AO_SCK pin signal is
always used as the bit clock for parallel-serial conver-
sion. The AO_WS pin always acts as the trigger to start
the generation of a serial frame. AO_WS can similarly be
programmed using WSDIV to control the serial frame
length. The number of bits per frame is equal to WS-
DIV+1.
The preferred use of the clock system options is to use
AO_OSCLK as D/A master clock, and let the D/A con-
verter
be
timing
slave
of
the
serial
interface
(SER_MASTER=1). This is important in view of compat-
ibility with future TriMedia devices, which only support
Audio Out as serial interface master.
Some D/A converters however, like the AD1847, provide
somewhat better SNR properties if they are configured
as serial master instead, with Audio Out as slave
(SER_MASTER=0). As illustrated by Figure 9-1, the in-
ternal parallel to serial converter that constructs the seri-
al frame is oblivious to who is serial master, except in the
case of superframes of more than 2 audio channels, as
described in Section 9.12, “4, 6 and 8 Channel Audio.”
FREQUENCY
2
31
f
OSCLK
2
32
9 f
DSPCPU
--------------------------------
+
=
FREQUENCY
f
OSCLK
2
32
3 f
DSPCPU
--------------------------------
=
Table 9-2. Clock System Setting (fDSPCPU=133 MHz)
fs
OSCLK
SCK
FREQUENCY
SCKDIV
44.1 kHz
256fs
64fs
2187991971
3
48.0 kHz
256fs
64fs
2191574340
3
44.1 kHz
384fs
64fs
2208246133
5
48.0 kHz
384fs
64fs
2213619686
5
SCKDIV
0 255
[,
]
∈
f
AOSCK
f
AOOSCLK
SCKDIV
1
+
-----------------------------------
=
7
6
5
4
3
2
1
0
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
framen
0
framen+1
31
30
framen-1
AO_SCK
AO_WS
AO_SD
Figure 9-2. Definition of serial frame bit positions (POLARITY = 1, CLOCKEDGE = 0)
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