參數(shù)資料
型號(hào)： 935263331557
廠商： NXP SEMICONDUCTORS
元件分類(lèi)： 消費(fèi)家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PQFP240
封裝： 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240
文件頁(yè)數(shù)： 290/518頁(yè)
文件大?。?/td> 7111K
代理商： 935263331557
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TM1100 Preliminary Data Book
Philips Semiconductors
1-12
PRELIMINARY INFORMATION
File: pins.fm5, modified 7/25/99
1.10.3.1
SDRAM Interface Timing
Notes:
1. Maximum output load on MM_CLK0 and MM_CLK1 is 10pF.
2. Equal load circuit. MM_CLK0, MM_CLK1 and MM_MATCHOUT are matched output buffers.
3. The center of the two rising edges on MM_CLK0, MM_CLK1 are used as the reference point.
4. MM_MATCHIN is used as a reference clock.
5. To optimize read timing margin, MM_MATCHIN must be connected directly to MM_MATCHOUT with a minimal length line.
Optionally, a series RC delay can be used to optimize high frequency SDRAM operation read timing margin. Board trace
lengths should be kept to an absolute minimum.
1.10.3.2
PCI Bus Timing
The following specifications meet the PCI specifications, Rev. 2.1 for 33MHz bus operation.
Notes:
1. See the timing measurement conditions in Figure 1-1.
2. Minimum times are measured at the package pin with the load circuit shown in Figure 1-5. Maximum times are measured
with the load circuit shown in Figure 1-3 and Figure 1-4.
3. REG# and GNT# are point-to-point signals and have different input setup times. All other signals are bused.
4. See the Timing measurement conditions in Figure 1-2.
5. RST# is asserted and de-asserted asynchronously with respect to CLK.
6. All output drivers are floated when RST# is active.
7. For the purpose of Active/Float timing measurements, the Hi-Z or “off” state is defined to be when the total current delivered
through the component pin is less than or equal to the leakage current specification.
1.10.3.3
JTAG I/O Timing
Notes:
1. See the timing measurement conditions in Figure 1-7.
2. See the timing measurement conditions in Figure 1-6.
Symbol
Parameter
Min.
Max
Units
Notes
fSDRAM
MM_CLK frequency
133
MHz
1
TCS
skew between MM_CLK0, CLK1, MATCHOUT
0.4
ns
2
TPD
Propagation delay of Data, Address, Control
5
ns
3
TOH
Output Hold time of Data, Address and Control
1.3
ns
3
TSU
Input Data Setup Time
1
ns
4,5
TIH
Input Data Hold Time
2
ns
4,5
Symbol
Parameter
Min.
Max
Units
Notes
Tval-PCI (Bus)
Clk to Signal Valid Delay, Bused signals
2
11
ns
1,2,3
Tval-PCI (ptp)
Clk to Signal Valid Delay, Point to Point signals
2
12
ns
1,2,3
Ton-PCI
Float to Active Delay
2
ns
1
TOff-PCI
Active to Float Delay
28
ns
1,7
Tsu-PCI
Input Set up Time to CLK- bused signals
7
ns
3,4
Tsu-PCI (ptp)
Input Set up Time to CLK - point to point signals
12
ns
3,4
Th-PCI
Input Hold Time from CLK
0
ns
4
Trst-PCI
Reset Active Time after power stable
1
ms
5
Trst-clk-PCI
Reset Active Time after CLK stable
100
us
5
Trst-off-PCI
Reset Active to output oat delay
40
ns
5,6,7
Symbol
Parameter
Min.
Max
Units
Notes
Tclk-TDO
JTAG_TCK to JTAG_TDO Valid Delay
2
10
ns
1
Tsu-TCK
Input Set up Time to JTAG_TCK
3
ns
2
Th-TCK
Input Hold Time from JTAG_TCK
2
ns
2
相關(guān)PDF資料
PDF描述
935263133112 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17
935263384118 SPECIALTY ANALOG CIRCUIT, PDSO16
935263384112 SPECIALTY ANALOG CIRCUIT, PDSO16
935263512112 TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16
933282660652 TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDIP16
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參數(shù)描述
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