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參數(shù)資料
| 型號(hào)： | 935263331557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 54/518頁 |
| 文件大小： | 7111K |
| 代理商： | 935263331557 |
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Philips Semiconductors
PCI Interface
File: pci.fm5, modified 7/23/99
PRELIMINARY INFORMATION
10-3
isters monitor the status of the operation and control in-
terrupt signalling.
The fully detailed description of the steps needed can be
found in Section 10.7.16, “DMA_CTL Register.”
Image-Coprocessor DMA
The PCI interface also executes DMA transactions for
the Image Coprocessor (ICP). The ICP performs rapid
post-processing of image data and writes it at PCI DMA
speed to a PCI graphics card frame buffer. The ICP can-
not perform PCI read transactions. BIU_CTL.IE (ICP
DMA Enable) should be asserted before attempting ICP
PCI operation. Programming of ICP DMA is described in
10.4
PCI INTERFACE AS A TARGET
The TM1100 PCI interface responds as a target to exter-
nal initiators for a limited set of PCI transaction types:
Conguration read/write
Memory read/write, read line and read multiple to the
TM1100 SDRAM or MMIO apertures. See Section
TM1100 ignores PCI transactions other than the above.
10.5
TRANSACTION CONCURRENCY,
PRIORITIES, AND ORDERING
The PCI interface can be processing more than one op-
eration at a given time. There are five distinct classes of
operations implemented by the PCI interface:
1. DSPCPU load/store to PCI space.
2. PCI I/O read/write and PCI conguration read/write.
3. General-purpose DMA read/write.
4. ICP DMA write.
5. External-PCI-agent-initiated read/write (to TM1100
on-chip resource).
If the active general-purpose DMA transaction is a read,
up to five transactions, one from each, can be active si-
multaneously. If the active general-purpose DMA opera-
tion is a write, then only four transactions can be active
simultaneously because general-purpose DMA writes
force ICP DMA writes to wait until the general-purpose
DMA completes. When a general-purpose DMA write is
pending, an in-progress ICP DMA operation is suspend-
ed at the next 64-byte block boundary and waits until the
completion of the DMA write operation. General-purpose
DMA reads are interleaved with ICP DMA writes, so both
can be active concurrently.
PCI single-data-phase transactions (DSPCPU load/
store, I/O read/write, and configuration read/write) are
executed in the order they are issued to the PCI inter-
face. Note the strict implementation limitation that PCI -
I/O and PCI configuration transactions cannot be simul-
taneously active.
10.6
REGISTERS ADDRESSED IN PCI
CONFIGURATION SPACE
Since it is a PCI device, TM1100 has a set of configura-
tion registers to determine PCI behavior. PCI configura-
tion registers allow full relocation of interrupt binding and
address mapping by the system’s host processor. This
relocatability of PCI-space parameters eases installa-
tion, configuration, and system boot.
The PCI standard specifies a 64-byte PCI configuration
header region within a reserved 256-byte block. During
system initialization, host system software scans the PCI
bus, looking for PCI headers, to determine what PCI de-
vices are present in the system. The fields in the header
region uniquely identify the PCI device and allow the host
to control the device in a generic way. Figure 10-2 shows
the layout of the configuration header region.
Figure 10-2 also shows the initial values for the configu-
ration registers. Some registers, such as Device ID, have
hardwired values, while others are programmed by soft-
ware. Still others are set automatically from the external
boot ROM during TM1100’s power-up initialization.
10.6.1
Vendor ID Register
For TM1100, the value of the 16-bit Vendor ID field is
hardwired to 0x1131 (Philips). This value identifies the
manufacturer of a PCI device. Valid vendor identifiers
are assigned by the PCI special interest group (PCI SIG)
to assure uniqueness. The value 0xFFFF is reserved
and must be returned by the host/PCI bridge when an at-
tempt is made to read a non-existent device’s Vendor ID
configuration register.
10.6.2
Device ID Register
For TM1100, the value of the 16-bit Device ID field is
hardwired to 0x5400. The Device ID is assigned by the
manufacturer to uniquely identify each PCI device it
makes.
10.6.3
Command Register
The 16-bit command register provides basic control over
a PCI device’s ability to generate and/or respond to PCI
bus cycles. According to the PCI specification, after re-
set, all bits in this register are cleared to zero (except for
a device that must be initially enabled). Clearing all bits
to zero logically disconnects the device from the PCI bus
for all accesses except configuration accesses.
The command register format is shown in Figure 10-3.
Table 10-2 summarizes the field values. Note that the
values listed as “normally taken” are not necessarily the
reset values, i.e. the Command register is reset to all ze-
ros, meaning the features are disconnected on reset.
Following are detailed descriptions of the command reg-
ister fields.
I/O (I/O access enable). This bit controls a device’s abil-
ity to respond to I/O-space accesses. A value of zero dis-
ables PCI device response; a value of one enables re-
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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