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參數(shù)資料
| 型號(hào)： | 935263331557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁(yè)數(shù)： | 8/518頁(yè) |
| 文件大?。?/td> | 7111K |
| 代理商： | 935263331557 |
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Philips Semiconductors
Video Out
File: evo.fm5, modified 7/24/99
PRELIMINARY INFORMATION
7-3
The frame timing generator provides programmable im-
age timing including horizontal and vertical blanking,
SAV and EAV code insertion, overlay start and end tim-
ing, and horizontal and frame timing pulses. It also sup-
plies start-of-message and end-of-message timing in the
message passing mode. The sync timing pulses can be
generated by the frame timing unit, or the frame timing
unit can be driven by externally supplied sync timing
pulses, as determined by the SYNC_MASTER bit.
The video clock generator produces a programmable
video clock. The video clock generator can supply the
video clock for the frame timing generator and external
devices, or it can be driven by an external clock signal.
7.6
CLOCK SYSTEM
Positive edges of VO_CLK drive all VO output events. A
block diagram of the VO clock system is shown in
Figure 7-5. The VO clock is either supplied externally or
internally generated by the VO, as controlled by the CLK-
OUT bit in the VO_CTL register. When the CLKOUT bit
is zero, the VO clock is supplied by an external source
through the VO_CLK pin as an input. This is the default
mode, entered at hardware reset. When CLKOUT is a
one, an internal clock generator supplies the VO clock
and drives the VO_CLK pin as an output.
At the heart of the internal clock generator system is a
square wave DDS (Direct Digital Synthesizer). The DDS
can be programmed to emit frequencies from 0 Hz to 40
MHz. The output of the DDS is sent to a phase locked
loop filter, which removes clock jitter from the DDS out-
put signal. The PLL can also be used to divide or double
the DDS frequency. The PLL VCO operates from 8 MHz
to 90 MHz. The PLL needs to be enabled/programmed,
as described in section 7.15. DDS programming is ac-
complished by setting the FREQUENCY field in the
VO_CLOCK register according to the TM1100 specific
equation in Figure 7-6. Note that the VO_CLK frequency
can be a divider or multiple of fDDS., as determined by the
PLL subsystem settings.
7.6.1
TM1000 Compatibility Mode
TM1000 DDS compatibility mode is provided so that
TM1000 software runs without changes. It should NOT
be used for new software development, since clock jitter
in TM1000 mode is 3x larger than in the new TM1100
mode. TM1000 mode is automatically entered whenever
FREQUENCY[31] = 0. In TM1000 mode, DDS frequency
is set as follows:
7.7
IMAGE TIMING
The VO emits a serial byte data stream used by a CCIR
656 device to generate a displayed image. Figure 7-7
shows an NTSC-compatible, 525-line interlaced image.
The field and line numbers are shown for reference.
Interlaced images are generated by the display hardware
by controlling the vertical retrace timing. A timing dia-
gram of NTSC compatible interlaced frame timing illus-
trating the analog vertical retrace signal is shown in
Figure 7-8 for reference. The vertical retrace signal for
the second field begins in the middle of the horizontal line
that ends the first field. This causes the first line of the
second field to begin halfway across the display screen
VO_CLK
I/O-5 The Video Out unit emits VO_DATA
on a positive edge of VO_CLK.
VO_CLK can be congured as input
(reset default) or output.
If congured as input: VO_CLK is
received from external display clock
master circuitry.
If congured as output, TM1100
emits a programmable clock fre-
quency. The emitted frequency can
be set between approx. 4MHz and
80 MHz with a resolution of 0.07 Hz.
The clock generated is frequency
accurate and has low jitter proper-
ties due to a combination of an on-
chip DDS (Direct Digital Synthe-
sizer) and VCO/PLL.
Table 7-1. Video Out Interface Pins
Signal Name
Type
Description
Video Frame
Timing
Generator
Video Clock
Generator
Image Generator
Overlay Generator
Message/Data Generator
VO_IO1
(HS or Start Msg)
VO_IO2
(VS or End Msg)
VO_CLK
VO_DATA[0:7]
SDRAM
Highway
Figure 7-4. Video Out block diagram.
Square-Wave DDS
FREQUENCY
PLL
Filter
VO_CLK
VO_CLK Internal
(to Frame Timing Gen.)
CLKOUT
3
× CPU Clock
0
3
Figure 7-5. Video Out clock system.
Figure 7-6. DDS Oscillator Frequency (TM1100)
FREQUENCY
2
31
f
DDS
2
32
9 f
DSPCPU
-------------------------------
+
=
FREQUENCY
f
DDS
2
32
3 f
DSPCPU
-------------------------------
=
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