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參數(shù)資料
| 型號(hào)： | DS3160 |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 60/107頁 |
| 文件大?。?/td> | 592K |
| 代理商： | DS3160 |
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DS3160
60 of 107
Register Name:
Register Description:
Register Address:
FECR
Frame Error-Count Register
1Ch
Bit #
Name
Default
7
6
5
4
3
2
1
0
FE7
0
FE6
0
FE5
0
FE4
0
FE3
0
FE2
0
FE1
0
FE0
0
Bit #
Name
Default
15
14
13
12
11
10
9
8
FE15
0
FE14
0
FE13
0
FE12
0
FE11
0
FE10
0
FE9
0
FE8
0
Note:
Bits that are underlined are read-only; all other bits are read-write.
Bits 0 to 15/16-Bit Framing Bit Error Counter (FE0 to FE15).
These bits report either the number of
LOF occurrences or the number of framing bit errors received. The FECR is configured through the host
by the frame-error-counting control bit (FECC) in the control register 1 (Section 5.2). The possible
configurations are shown below.
FECC
FRAME ERROR-COUNT REGISTER (FECR)
CONFIGURATION
Count LOF Occurrences
Count Only F-Bit Errors
0
1
When the FECR is configured to count LOF occurrences, the FECR increments by one each time the
device loses receive synchronization. When the FECR is configured to count frame bit errors, it can be
configured through the ECC control bit in the control register (Section 5.2) to either continue counting
frame bit errors during an LOF or not.
Register Name:
Register Description:
Register Address:
CRCCR
CRC Error-Count Register
1Eh
Bit #
Name
Default
7
6
5
4
3
2
1
0
CRC7
0
CRC6
0
CRC5
0
CRC4
0
CRC3
0
CRC2
0
CRC1
0
CRC0
0
Bit #
Name
Default
15
14
13
12
11
10
9
8
CRC15
0
CRC14
0
CRC13
0
CRC12
0
CRC11
0
CRC10
0
CRC9
0
CRC8
0
Note:
Bits that are underlined are read-only; all other bits are read-write.
Bits 0 to 15/16-Bit CRC Error Counter (CRC0 to CRC15).
These bits report the number of CRC
errors received. The CRCCR can be configured by the ECC control bit in the control register (Section 5.2)
to either continue counting CRC errors during an LOF or not.
相關(guān)PDF資料 |
PDF描述 |
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