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參數(shù)資料
| 型號： | EWIXP455ABT |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封裝： | LEAD FREE, PLASTIC, BGA-544 |
| 文件頁數(shù)： | 44/163頁 |
| 文件大?。?/td> | 1123K |
| 代理商： | EWIXP455ABT |
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Electrical Specifications
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
138
Document Number: 306261-002
Table 63.
DDRI SDRAM Write Timings Values
Symbol
Parameter
Min.
Max.
Units
Notes
T1
Output valid for DDRI_DQS prior to each edge of
DDRI_M_CLK.
1.4
ns
T2
DDRI_DQS output hold time after each edge of
the DDRI_M_CLK.
1.0
ns
T3
Output valid for ADDR/CTRL prior to the rising
edge of DDRI_M_CLK. Address and control
signals consist of DDRI_RAS_N, DDRI_CAS_N,
DDRI_CS_N, DDRI_WE_N, DDRI_BA,
DDRI_MA, and DDRI_CKE.
1.5
ns
T4
ADDR/CTRL output hold time after the rising
edge of the DDRI_M_CLK. Address and control
signals consist of DDRI_RAS_N, DDRI_CAS_N,
DDRI_CS_N, DDRI_WE_N, DDRI_BA,
DDRI_MA, and DDRI_CKE.
1.5
ns
T5
Output valid for DDRI_DQ, DDRI_CB, and
DDRI_DM prior to each edge of DDRI_DQS.
1.0
ns
T6
DDRI_DQ, DDRI_CB, and DDRI_DM output hold
time after each edge of the DDRI_DQS.
1.0
ns
NOTES:
1. DDRI_M_CLK is representative of all DDRI_CK and DDRI_CK_N signals. The rising edge of
DDRI_M_CLK represents the crossover point of the respective DDRI_CK and DDRI_CK_N signals. The
skew between the separate DDR clocks have been compensated in the timings which have been
described. The period to period clock jitter on each DDRI_M_CLK pair is spec’ed at +/-100ps.
Figure 30.
DDRI SDRAM Read Timings (2.0 CAS Latency)
DDRI_M_CLK
DDRI_DQS
T
1
DDRI_RCVENOUT_N
DDRI_RCVENIN_N
DDRI_DQ, _CB, _DM
RD CMD
D0
D1
D2
D3
D4
D5
D6
D7
T
3
T
2
T
4
T
5
T
6
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