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參數(shù)資料
| 型號(hào)： | EWIXP455ABT |
| 廠商： | INTEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封裝： | LEAD FREE, PLASTIC, BGA-544 |
| 文件頁(yè)數(shù)： | 75/163頁(yè) |
| 文件大?。?/td> | 1123K |
| 代理商： | EWIXP455ABT |
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Functional Overview
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
May 2005
Document Number: 306261-002
19
3.1
Key Functional Units
The following sections briefly describe the functional units and their interaction in the system. For
more detailed information, refer to the Intel
IXP45X and Intel IXP46X Product Line of Network
Processors Developer’s Manual.
Unless otherwise specified, the functional descriptions apply to all of the IXP45X/IXP46X
network processors. For specific information on supported interfaces, refer to Table 1 on page 14.
3.1.1
Network Processor Engines (NPEs)
The network processor engines (NPEs) are dedicated-function processors containing hardware
coprocessors integrated into the IXP45X/IXP46X network processors. The NPEs are used to off
load processing function required by the Intel XScale core.
These NPEs are high-performance, hardware-multi-threaded processors with additional local-
hardware-assist functionality used to off load highly processor-intensive functions such as MII
(MAC), CRC checking/generation, AAL 2 segmentation and re-assembly, AES, AES-CCM, DES,
DES3, SHA-1/256/384/512, MD5, etc.
All instruction code for the NPEs are stored locally and is accessed using a dedicated instruction
memory bus. Likewise, a separate dedicated data memory bus allows accesses to local code store
as well as DDR SDRAM via the AHB bus.
These NPEs support processing of the dedicated peripherals that can include:
One UTOPIA Level 2 (Universal Test and Operation PHY Interface for ATM) interface
Two High-Speed Serial (HSS) interfaces
Up to three Media-Independent Interface (MII), up to six Serial Media Independent Interfaces
(SMII)/Source-Synchronous Serial Media Independent Interfaces (SS-SMII), or some
combination of each.
Table 3 specifies the possible combination of interfaces for the NPEs contained on the IXP45X/
IXP46X network processors. These configurations are determined by the factory programmed fuse
settings or by software that configures the part during boot-up.
Table 3.
Network Processor Functions (Sheet 1 of 2)
Device
UTOPIA
HSS
MII /SMII
A
MII / 4 SMII
B
MII / SMII
C
AES / DES
/ DES3
HDLC
SHA MD-5
Configuration 0
(default)
XX
MII
X
8
X
Configuration 1
X
SMII
MII
X
8
X
Configuration 2
X
SMII
X
8
X
Configuration 3
X
4 SMII
MII
X
8
X
Configuration 4
X
4 SMII
SMII
X
8
X
Configuration 5
X
MII
X
8
X
Configuration 6
X
MII
SMII
MII
X
8
X
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