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參數(shù)資料
| 型號： | EWIXP455ABT |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封裝： | LEAD FREE, PLASTIC, BGA-544 |
| 文件頁數(shù)： | 85/163頁 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
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Functional Overview
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
28
Document Number: 306261-002
Byte-wide parity is an optional configuration of this interface in all modes of operation except:
Intel StrataFlash K3 synchronous-burst mode
HPI mode
At the de-assertion of reset, the 25-bit address bus is used to capture configuration information
from the levels that are applied to the pins at this time. External pull-up/pull-down resistors are
used to tie the signals to particular logic levels. (For additional details, see “Package Information”
on page 40.) If a signal is required to be placed into a pull-up state during this initialization period,
the IXP45X/IXP46X network processors contain internal weak pull-ups. Depending upon the
system design, pull-down resistors may be the only thing required.
3.1.10
High-Speed, Serial Interfaces
The high-speed, serial interfaces (HSS) are six-signal interfaces that support serial transfer speeds
from 512 KHz to 8.192 MHz, for some models of the IXP45X/IXP46X network processors. (For
processor-specific speeds, see Table 3 on page 19.)
Each interface allows direct connection of up to four T1/E1 framers and CODEC/SLICs to the
IXP45X/IXP46X network processors. The high-speed, serial interfaces are capable of supporting
various protocols, based on the implementation of the code developed for the network processor
engine core.
For a list of supported protocols, see the Intel
IXP400 Software Programmer’s Guide.
3.1.11
UARTs
The UART interfaces are a 16550-compliant UART with the exception of transmit and receive
buffers. Transmit and receive buffers are 64 bytes-deep versus the 16 bytes required by the
16550 UART specification.
The interfaces can be configured to support speeds from 1,200 Baud to 921 Kbaud. The interfaces
support configurations of:
Five, six, seven, or eight data-bit transfers
One or two stop bits
Even, odd, or no parity
The request-to-send (RTS_N) and clear-to-send (CTS_N) modem control signals also are available
with the interface for hardware flow control.
3.1.12
GPIO
There are 16 GPIO pins supported by the IXP45X/IXP46X network processors. GPIO pins 0
through 13 can be configured to be general-purpose input or general-purpose output. Additionally,
GPIO pins 0 through 12 can be configured to be an interrupt input.
GPIO Pin 14 can be configured similar to GPIO Pin 13 or as a clock output. The output-clock
configuration can be set at various speeds, up to 33 MHz, with various duty cycles. GPIO Pin 14 is
configured as an input, upon reset.
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