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參數(shù)資料
| 型號： | GT- 32090 |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Highly Integrated Single-Chip System Controller(高集成單片系統(tǒng)控制器) |
| 中文描述： | 高度集成的單芯片系統(tǒng)控制器（高集成單片系統(tǒng)控制器） |
| 文件頁數(shù)： | 61/67頁 |
| 文件大小： | 524K |
| 代理商： | GT- 32090 |
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GT-32090 System Controller For i960JX Processors
64
Galileo
Technology, Inc.
9.3.2 Device Connection
Notes:
1. LAdd[25:2] is the output of the 373 address latches sampled by the ALE signal of the CPU’s AD bus.
2. A2 is the A2 bit of the CPU.
3. AD[31:24] is always the MSB and AD[7:0] is always the LSB, regardless of endianess.
4. AD[15:8] is always the MSB and AD[7:0] is always the LSB, regardless of endianess.
5. WrEn[3]* is for AD[15:8], WrEn[0]* is for AD[7:0].
Connection
Memory
Width
Connect...
To...
Device Address
32-bit
16-bit
8-bit
{ LAdd[24:4]1 , DAdr[1:0] }
{ LAdd[24:3]1 , A22 , BE[1]* }
{ LAdd[24:2]1 , BE[1:0]* }
Device address pins
Device Data
32-bit
16-bit
8-bit
AD[31:0]3
Transceiver I/O’s B side
AD[15:0]4
Transceiver I/O’s B side
AD[7:0]
Transceiver I/O’s B side
Transceiver I/O’s A side
Device data pins
Transceiver I/O’s A side
Device data pins
Transceiver I/O’s A side
Device data pins
Device Control
32-bit
16-bit
8-bit
WrEn[3:0]*
BufOE*
W/R*
WrEn[3]* , WrEn[0]*5
BufOE*
W/R*
WrEn[0]*
BufOE*
W/R*
Device write pins
OE* of 16245 transceiver
DIR of 16245 transceiver
Device write pins
OE* of 16245 transceiver
DIR of 16245 transceiver
Device write pins
OE of 16245 transceiver
DIR of 16245 transceiver
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PDF描述 |
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