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參數(shù)資料
| 型號： | IDT88K8483BRI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 96/162頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SPI-4 EXCHANGE 3PORT 672-BGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | * |
| 其它名稱： | 88K8483BRI |
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October 20, 2006
IDT IDT88K8483
External Interfaces
The external interfaces provided on the IDT88K8483 device are three SPI-4 interfaces, SPI-4A, SPI-4B and SPI-4M, an interface to either a
FPGA or a QDR-II bus, a pin-selectable serial or parallel microprocessor interface, a JTAG interface, and five general purpose input or output (GPIO)
pins. The following information contains a set of the highlights of the features supported from the relevant standards, and a description of additional
features implemented to enhance the usability of these interfaces for the system architect.
SPI-4A AND SPI-4B
Refer to the OIF SPI-4 implementation agreement (OIF-SPI-4-02.1) for full details.
– Two instantiations of the SPI-4 interface
– Clock rate is 77.76 - 450 MHz DDR
– Link and PHY interfaces are supported
– Logical port address range of 0 – 255 with support for between 1 and 64 simultaneously active logical ports
– MAXBURST parameters configurable from 16 to 256 bytes in 16 byte multiples
– 256-entry FIFO status calendar
– Quarter-clock-rate LVTTL, or full-rate LVDS FIFO status signals are selectable per SPI-4 port
SPI-4M
Refer to the OIF SPI-4 implementation agreement (OIF-SPI-4-02.1) for full details.
– One instantiation of the SPI-4 Main interface
– Clock rate is 87 - 450 MHz DDR
– Link and PHY interfaces are supported
– Logical port address range of 0 – 255 with support for between 1 and 128 simultaneously active logical ports
– MAXBURST parameters configurable from 16 to 256 bytes in 16 byte multiples
– 256-entry FIFO status calendar
– Quarter-clock-rate LVTTL, or full-rate LVDS FIFO status signals are selectable per SPI-4 port
FPGA INTERFACE
The FPGA interface is shared with the QDR-II interface. Selecting the FPGA interface enables the following features:
– Clock rate is 160 - 200 MHz DDR source-synchronous
– Logical port address range of 0 – 63 with support for 64 simultaneously active logical ports
– DDR HSTL logic levels
QDR-II INTERFACE
The QDR-II interface is shared with the FPGA interface. Selecting the QDR-II interface enables the following features:
– Clock rate is 160 - 200 MHz QDR-II
– Up to 18 Mbit of QDR-II memory is supported
– QDR-II HSTL logic levels
MICROPROCESSOR INTERFACE
Parallel microprocessor interface:
– Eight bit data bus
– Six bit address bus
– Pin-selectable Intel or Motorola control signals
– Direct accessed space used for quick interrupt processing
– Expanded indirect access space used for provisioning
– Read operations to a reserved address or reserved bit fields return 0
– Write operations to reserved addresses or bit fields are ignored
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| IDT88P8341BHI | 功能描述:IC SPI3-SPI4 EXCHANGE 820-PBGA RoHS:否 類別:集成電路 (IC) >> 專用 IC 系列:* 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:1 系列:- 類型:調(diào)幀器 應(yīng)用:數(shù)據(jù)傳輸 安裝類型:表面貼裝 封裝/外殼:400-BBGA 供應(yīng)商設(shè)備封裝:400-PBGA（27x27） 包裝:散裝 |
| IDT88P8342BHGI | 功能描述:IC SPI3-SPI4 EXCHANGE 820-PBGA RoHS:是 類別:集成電路 (IC) >> 專用 IC 系列:* 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:1 系列:- 類型:調(diào)幀器 應(yīng)用:數(shù)據(jù)傳輸 安裝類型:表面貼裝 封裝/外殼:400-BBGA 供應(yīng)商設(shè)備封裝:400-PBGA（27x27） 包裝:散裝 |
| IDT88P8342BHI | 功能描述:IC SPI3-SPI4 EXCHANGE 820-PBGA RoHS:否 類別:集成電路 (IC) >> 專用 IC 系列:* 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:1 系列:- 類型:調(diào)幀器 應(yīng)用:數(shù)據(jù)傳輸 安裝類型:表面貼裝 封裝/外殼:400-BBGA 供應(yīng)商設(shè)備封裝:400-PBGA（27x27） 包裝:散裝 |
| IDT88P8344 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SPI EXCHANGE 4 x SPI-3 TO SPI-4 Issue 1.0 |
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