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參數(shù)資料
| 型號： | LMK04000BEVALXO |
| 廠商： | National Semiconductor |
| 文件頁數(shù)： | 30/65頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL PREC CLOCK PLL XO |
| 標準包裝： | 1 |
| 系列： | PowerWise® |
| 主要目的： | 計時，時鐘調(diào)節(jié)器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | LMK04000 |
| 主要屬性： | 122.88 MHz 晶體 |
| 次要屬性： | 集成式 PLL 和 VCO |
| 已供物品： | 板，線纜 |
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SNOSAZ8J – SEPTEMBER 2008 – REVISED SEPTEMBER 2011
PLL1 Reference Clock LOS Timeout Control
This register is used to tune the LOS timeout based upon the frequency of the reference clock input(s). The
register value controls the timeout setting for both CLKin0 and CLKin1. The value programmed in the
LOS_TIMEOUT register represents the minimum input frequency for which loss of signal can be detected. For
example, if the reference input frequency is 12.288 MHz, then either register values (0,0) or (0,1) will result in
valid loss of signal detection. If the reference input frequency is 1 MHz, then only the register value (0,0) will
result in valid detection of signal loss.
Table 14. Reference Clock LOS Timeout Control Bits
b1
b0
Corresponding Minimum Input Frequency
0
1 MHz
0
1
3.0 MHz
1
0
13 MHz
1
32 MHz
LOS Output Type Control
The output format of the LOS pins may be selected as active CMOS, open drain NMOS and open drain PMOS,
as shown in the following table.
Table 15. Loss of Signal (LOS) Output Pin Format Type
LOS_TYPE [1:0]
Functional Description
b1
b0
0
Reserved
0
1
NMOS open drain
1
0
PMOS open drain
1
Active CMOS
The LOS output signal is valid only when CLKin_SEL bits are set to either [1,0] or [1,1]. If the CLKin_SEL field is
programmed to either of the fixed inputs, [0,0] or [0,1], the LOS_TYPE bits should be set to [0,0].
Register 12
PLL1_N: PLL1_N Counter
The size of the PLL1_N counter is 12 bits. This counter will support a maximum divide ratio of 4095 and
minimum divide ratio of 1. The 12 bit resolution is sufficient to support minimum phase detector frequency
resolution of approximately 50 kHz when the VCXO frequency is 200 MHz.
For a 200 MHz external VCXO, the minimum phase detector rate will be PDmin = 200 MHz/4095 = 48.84 kHz
Table 16. PLL1_N Counter Values
N [17:0]
VALUE
b11
b10
...
b6
b5
b4
b3
b2
b1
b0
0
Not Valid
0
1
0
1
0
2
.
...
1
4095
36
Copyright 2008–2011, Texas Instruments Incorporated
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 380LX822M063A032 | CAP ALUM 8200UF 63V 20% SNAP |
| A3CKB-3036M | IDC CABLE - AKC30B/AE30M/APK30B |
| 381LX391M400A042 | CAP ALUM 390UF 400V 20% SNAP |
| ECM06DTMN-S664 | CONN EDGECARD 12POS R/A .156 |
| M3UYK-2606J | IDC CABLE - MKS26K/MC26G/MPD26K |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LMK04000BISQ | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Low-Noise Clock Jitter Cleaner with Cascaded PLLs |
| LMK04000BISQ/NOPB | 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| LMK04000BISQE | 制造商:Texas Instruments 功能描述:Clock Conditioner 48-Pin LLP EP T/R |
| LMK04000BISQE/NOPB | 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| LMK04000BISQX | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Low-Noise Clock Jitter Cleaner with Cascaded PLLs |
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