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參數(shù)資料
| 型號(hào)： | M58WR128EBZB |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 128 Mbit 8Mb x 16, Multiple Bank, Burst 1.8V Supply Flash Memory |
| 中文描述： | 128兆位和8Mb × 16，多銀行，突發(fā)1.8V電源快閃記憶體 |
| 文件頁數(shù)： | 39/87頁 |
| 文件大?。?/td> | 1113K |
| 代理商： | M58WR128EBZB |
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Table 20. Asynchronous Read AC Characteristics
Note: 1. Sampled only, not 100% tested.
2. G may be delayed by up to tELQV - tGLQV after the falling edge of E without increasing tELQV.
Symbol
Alt
Parameter
VDDQ = 1.65V-2.2V
VDDQ = 2.2V-3.3V
Unit
70
80
100
70
80
100
Re
ad
Ti
mings
tAVAV
tRC
Address Valid to Next Address Valid
Min
70
80
100
70
80
100
ns
tAVQV
tACC
Address Valid to Output Valid
(Random)
Max
70
80
100
70
80
100
ns
tAVQV1
tPAGE
Address Valid to Output Valid
(Page)
Max
20
25
ns
tAXQX
(1)
tOH
Address Transition to Output
Transition
Min
000000
ns
tELTV
Chip Enable Low to Wait Valid
Max
14
18
20
22
ns
tELQV
(2)
tCE
Chip Enable Low to Output Valid
Max
70
80
100
70
80
100
ns
tELQX
(1)
tLZ
Chip Enable Low to Output
Transition
Min
000000
ns
tEHTZ
Chip Enable High to Wait Hi-Z
Max
17
20
25
ns
tEHQX
(1)
tOH
Chip Enable High to Output
Transition
Min
000000
ns
tEHQZ
(1)
tHZ
Chip Enable High to Output Hi-Z
Max
17
20
ns
tGLQV
(2)
tOE
Output Enable Low to Output Valid
Max
20
25
30
ns
tGLQX
(1)
tOLZ
Output Enable Low to Output
Transition
Min
000000
ns
tGHQX
(1)
tOH
Output Enable High to Output
Transition
Min
000000
ns
tGHQZ
(1)
tDF
Output Enable High to Output Hi-Z
Max
17
20
17
20
ns
L
atch
Timin
gs
tAVLH
tAVADVH Address Valid to Latch Enable High
Min
9
10
12
ns
tELLH
tELADVH
Chip Enable Low to Latch Enable
High
Min
10
12
ns
tLHAX
tADVHAX
Latch Enable High to Address
Transition
Min
9
10
9
10
ns
tLLLH
tADVLAD
VH
Latch Enable Pulse Width
Min
9
10
12
ns
tLLQV
tADVLQV
Latch Enable Low to Output Valid
(Random)
Max
70
80
100
70
80
100
ns
tLHGL
tADVHGL
Latch Enable High to Output Enable
Low
Min
000000
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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