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參數(shù)資料
| 型號(hào)： | MC68HC05G3 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 2 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | QFP-80 |
| 文件頁(yè)數(shù)： | 63/128頁(yè) |
| 文件大小： | 290K |
| 代理商： | MC68HC05G3 |
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Page iv
MOTOROLA
MC68HC05G3 (705G4) Specification Rev. 1.1
4.3.3
EXTENDED ........................................................................ 40
4.3.4
RELATIVE........................................................................... 40
4.3.5
INDEXED, NO OFFSET ..................................................... 41
4.3.6
INDEXED, 8-BIT OFFSET .................................................. 41
4.3.7
INDEXED, 16-BIT OFFSET ................................................ 41
4.3.8
BIT SET/CLEAR ................................................................. 41
4.3.9
BIT TEST AND BRANCH ................................................... 41
4.3.10
INHERENT.......................................................................... 41
4.4
LOW-POWER MODES ............................................................ 42
4.4.1
STOP MODE ...................................................................... 42
4.4.2
WAIT MODE ....................................................................... 42
SECTION 5
RESET/ INTERRUPT STRUCTURE ..............................45
5.1
GENERAL ................................................................................ 45
5.1.1
SOFTWARE INTERRUPT (SWI) ........................................ 46
5.2
INTERRUPTS OF THE MC68HC05G3 (705G4)...................... 46
5.2.1
IRQ1/IRQ2 .......................................................................... 46
5.2.2
KEY WAKEUP INTERRUPT (KWI)..................................... 49
5.2.3
KEY WAKE-UP INTERRUPT TIMING ................................ 50
5.2.4
TIMER 1 INTERRUPT ........................................................ 50
5.2.5
TIMER 2 INTERRUPT ........................................................ 50
5.2.6
SPI1 AND SPI2 INTERRUPTS ........................................... 50
5.2.7
TB INTERRUPT .................................................................. 50
5.2.8
INTERRUPT CONTROL REGISTER (INTCR) ................... 52
5.2.9
INTERRUPT STATUS REGISTER (INTSR)....................... 53
SECTION 6
INPUT/OUTPUT PORTS ...............................................57
6.1
PORT A .................................................................................... 57
6.1.1
PORT A DATA REGISTER (PORTA) ................................. 58
6.1.2
PORT A DATA DIRECTION REGISTER (DDRA) .............. 58
6.2
PORT B .................................................................................... 59
6.2.1
PORT B DATA REGISTER (PORTB) ................................. 59
6.3
PORT C .................................................................................... 60
6.3.1
PORT C DATA REGISTER (PORTC)................................. 61
6.3.2
PORT C DATA DIRECTION REGISTER (DDRC) .............. 61
6.4
PORT D .................................................................................... 62
6.4.1
PORT D DATA REGISTER (PORTD)................................. 62
6.4.2
PORT D DATA DIRECTION REGISTER (DDRD) .............. 62
6.5
PORT E .................................................................................... 63
6.5.1
PORT E DATA REGISTER (PORTE) ................................. 63
6.5.2
PORT E DATA DIRECTION REGISTER (DDRE) .............. 63
6.6
PORT F .................................................................................... 64
6.6.1
PORT F DATA REGISTER (PORTF) ................................. 64
6.7
PORT G.................................................................................... 65
6.7.1
PORT G DATA REGISTER (PORTG) ............................... 66
6.7.2
PORT G DATA DIRECTION REGISTER (DDRG).............. 66
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