參數(shù)資料
型號： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁數(shù)： 39/700頁
文件大?。?/td> 25742K
代理商： PEF22554E
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Data Sheet
133
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description E1
4.2.1
Transmit Elastic Buffer (E1)
The received bit stream from pin XDI is optionally stored in the transmit elastic buffer, see Figure 33. The memory
is organized as the receive elastic buffer. The functions are the same as for the receive side. Programming of the
transmit buffer size is done by SIC1.XBS1/0:
XBS(1:0) = 00
B: Bypass of the transmit elastic buffer
XBS(1:0) = 01
B: one frame buffer or 256 bits Maximum of wander amplitude (peak-to-peak): 100 UI (one
UI = 488 ns) average delay after performing a slip: 128 bits
XBS(1:0) = 10
B: two frame buffer or 512 bits Maximum of wander amplitude: 190 UI average delay after
performing a slip: 1 frame or 256 bits
XBS(1:0) = 11
B: short buffer or 92 bits: Maximum of wander amplitude: 18 us average delay after performing
a slip: 46 bits
The functions of the transmit buffer are:
Clock adoption between system clock (SCLKX) and internally generated transmit route clock (XCLK), see
Compensation of input wander and jitter.
Frame alignment between system frame and transmit route frame
Reporting and controlling of slips
Writing of received data from XDI is controlled by SCLKX/R and SYPX/XMFS in combination with the programmed
offset values for the transmit time slot/clock slot counters.
Reading of stored data is controlled by the clock generated either by the DCO-X circuitry or the externally
generated TCLK and the transmit framer. With the de-jittered clock data is read from the transmit elastic buffer
and are forwarded to the transmitter. Reporting and controlling of slips is done according to the receive direction.
Positive/negative slips are reported in interrupt status bits ISR4.XSP and ISR4.XSN. If the transmit buffer is
bypassed data is directly transferred to the transmitter.
The following table gives an overview of the transmit buffer operating modes.
4.3
Signaling Controller (E1)
The signaling controller can be programmed to operate in various signaling modes. The QuadFALC
TM performs
the following signaling and data link methods.
4.3.1
HDLC or LAPD Access (E1)
The QuadFALC
TM offers three independent HDLC controllers for each of the four channels. All of them provide the
following features:
Receive FIFO for each channel, configurable up to 128 byte, see also Chapter 3.4.3
128 byte transmit FIFO for each channel
Transmission in one of 31 time slots (time slot number programmable for each channel individually)
Transmission in even frames only, odd frames only or both (programmable for each channel individually)
Bit positions to be used in selected time slots are maskable (any bit position can be enabled for each channel
individually)
HDLC or transparent mode
Flag detection
CRC checking
Bit-stuffing
Table 34
Transmit Buffer Operating Modes (E1)
SIC1.XBS(1:0)
Buffer Size
TS Offset Programming
Slip Performance
00
Bypass
Enabled
No
11
Short buffer
Enabled
Yes
01
1 frame
Enabled
Yes
10
2 frames
Enabled
Yes
相關(guān)PDF資料
PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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