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參數(shù)資料
| 型號(hào)： | PEF22554E |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封裝： | GREEN, PLASTIC, QFP-144 |
| 文件頁數(shù)： | 92/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554E |
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Data Sheet
181
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
The status bit SIS.BOM (SIS_T) reflects the actual mode of the HDLC/BOM controller.
Note that BOM codes 7E
H should be avoid.
If a BOM message occurs “inside” of a HDLC protocol, the HDLC protocol (frame) is corrupted due to the
occurrence of the ABORT sequence.
5.3.5
4 kbit/s Data Link Access in F72 Format (T1/J1)
The DL-channel protocol is supported as follows:
Access is done on a multiframe basis through registers RDL(3:1),
The DL-bit information from frame 26 to 72 is stored in the receive FIFO of the signaling controller.
5.3.6
Data Link Access in ESF/F24 and F72 Format (T1/J1)
The DL-channel protocol is supported as follows:
Access is done on a multiframe basis through registers RDL(3:1) and XDL(3:1), see Chapter 5.3.6.1, or
HDLC access or transparent transmission (non HDLC mode) from XFIFO of HDLC channel 1
The signaling information stored in the XFIFO is inserted in the DL-bits of frame 26 to 72 in F72 format or in every
other frame in ESF format. Transmission can be done on a multiframe boundary (CCR1.XMFA = 1). Operating in
HDLC or BOM mode “flags” or “idle” are transmitted as interframe timefill.
If enabled via CCR1.EDLX/EITS = 10
B, the DL-bit information is stored in the receive FIFO of the signaling
controller. The DL-bits stored in the XFIFO are inserted into the outgoing data stream. If CCR1.EDLX is cleared,
a HDLC frame or a transparent frame can be sent or received via the RFIFO/XFIFO.
5.3.6.1
DL-Bit Access in ESF Format (T1/J1)
Only in ESF format two modes for accessing of the received and transmit DL-bits on a multiframe basis through
registers RDL(3:1) and XDL(3:1) are performed by the QuadFALC
TM: Selection is done by register bit FMR5.DLM
(FMR5_T) common for the receive and the transmit direction. Receive and transmit direction works accordingly.
A receive multiframe begin interrupt is provided to read the received data DL-bits out of the registers RDL(3:1). A
transmit multiframe begin interrupt requests for writing new information to the DL-bit registers XDL(3:1). The
contents of registers XDL(3:1) is subsequently sent out on the transmit multiframe basis if it is enabled via
FMR1.EDL.
Standard DL-bit access: FMR5.DLM = 0
B, see Figure 71 for receive direction. Sampling of DL-bits is done on
a multiframe basis and stored in the registers RDL(2:1). Reading of the registers must be done by the micro
controller after every receive multiframe begin interrupt. Writing into the registers XDL(2:1) must be done by
the micro controller after every transmit multiframe begin interrupt
Improved DL-bit access (only possible in ESF format): FMR5.DLM = 1
B, see Figure 72 for receive direction.
Sampled DL-bits are stored in the registers RDL(3:1). Reading of the registers must be done by the micro
controller only after every second receive multiframe begin interrupt. Writing into the registers XDL(3:1) must
be done by the micro controller also only after every second transmit multiframe begin interrupt. This reduces
the number of required register accesses by 25 %.
Using the improved access bit oriented messages (BOM) can be inserted continuously without additional micro
controller access every multiframe.
Table 50
DL-Bit Access Modes (T1/J1)
CCR1.XFMA
CCR1.EDLX
CCR1.EITS
FMR1.EDL
DL-Bit Access Mode
X
100
RFIFO, XFIFO
X
0
X
1
RDL(3:1), XDL(3:1)
X
0
X
0
Transparent
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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