參數資料
型號： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁數： 86/700頁
文件大?。?/td> 25742K
代理商： PEF22554E
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QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
Data Sheet
176
Rev. 1.2, 2006-01-26
128 byte transmit FIFO for each channel
Transmission in one of 24 time slots (time slot number programmable for each channel individually)
Transmission in even frames only, odd frames only or both (programmable for each channel individually)
Bit positions to be used in selected time slots are maskable (any bit position can be enabled for each channel
individually)
HDLC or transparent mode
Flag detection
CRC checking
Bit-stuffing
Flexible address recognition (1 byte, 2 bytes)
C/R bit processing (according to LAPD protocol)
In addition to this, HDLC channel 1 provides:
SS7 support
BOM (bit oriented message) support
Flexibility to insert and extract data during certain time slots, any combination of time slots can be programmed
independently for the receive and transmit direction
The receive FIFO structure is described in Chapter 3.4.3.
Operating in HDLC or BOM mode “flags” or “idle” are transmitted as interframe timefill. The QuadFALC
TM offers
the flexibility to insert data during certain time slots. Any combinations of time slots can be programmed separately
for the receive and transmit direction if using HDLC channel 1. HDLC channel 2 and 3 support one programmable
time slot common for receive and transmit direction each.
Each of these HDLC controllers can be attached to either the line side (so called as “standard configuration”, see
Figure 43) or the system side (“inverse configuration”, see Figure 44). Inverse HDLC mode is selected by setting
MODE.HDLCI = 1, MODE2.HDLCI2 = 1 or MODE3.HDLCI3 = 1 (for each of the three HDLC controllers and each
of the four channels individually). Note that a detection of a Out-Band loop message (BOM code) on the line side
is only possible if the HDLC/BOM controller 1 is attached to the line side; a detection of a BOM code on the system
side is only possible in the “inverse” mode of the HDLC controller.
Figure 68
HDLC Controller Standard Configuration
Figure 69
HDLC Controller Inverse Configuration
The BOM receiver of the HDLC/BOM controller 1 is enabled by setting MODE.BRAC and CCR1.EITS.
Receive Line
Interface
Transmit Line
Interface
Receive
Buffer
Transmit
Buffer
Receive
System
Interface
Transmit
System
Interface
HDLC
Receiver 1...3
HDLC Transmitter
1...3
QFALCv3_HDLC_1
Receive Line
Interface
Transmit Line
Interface
Receive
Buffer
Transmit
Buffer
Receive
System
Interface
Transmit
System
Interface
HDLC
Receiver 1...3
HDLC Transmitter
1...3
QFALCv3_HDLC_2
相關PDF資料
PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
相關代理商/技術參數
參數描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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