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參數(shù)資料
| 型號(hào)： | PEF22554E |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封裝： | GREEN, PLASTIC, QFP-144 |
| 文件頁數(shù)： | 52/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554E |
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Data Sheet
145
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description E1
If the CRC4 multiframe alignment sequence was not found within the time interval of 400 ms, the receiver is
switched into a non-CRC4 mode indicated by setting the bit FRS0.NMF (No Multiframing Found) and
ISR2.T400MS. In this mode checking of CRC bits is disabled and the received E-bits are forced to low. The
transmitter framing format is not changed. Even if multiple basic FAS resynchronizations have been established
during the parallel search, the receiver is maintained to the initially determined primary frame alignment signal
location.
However, if the CRC4-multiframe alignment can be achieved within the 400 ms time interval assuming a CRC4-
to-CRC4 interworking, then the basic frame alignment sequence associated to the CRC4 multiframe alignment
signal is chosen. If necessary, the primary frame alignment signal location is adjusted according to the multiframe
alignment signal. The CRC4 performance monitoring is started if enabled by FMR2.ALMF and the received E-bits
are processed in accordance to ITU-T G.704.
Switching into the doubleframe format (non-CRC4) mode after 400 ms can be disabled by setting of FMR3.EXTIW.
In this mode the QuadFALC
TM continues to search for multiframing. In the interworking mode setting of bit
FMR1.AFR is not allowed.
4.4.3.6
A-Bit Access (E1)
If the QuadFALC
TM detects a remote alarm indication (bit 2 in TS0 not containing the FAS word) in the received
data stream the interrupt status bit ISR2.RA is set. With the deactivation of the remote alarm the interrupt status
bit ISR2.RAR is generated.
By setting FMR2.AXRA the QuadFALC
TM automatically transmits the remote alarm bit = 1 in the outgoing data
stream if the receiver detects a loss of frame alignment (FRS0.LFA = 1). If the receiver is in synchronous state
(FRS0.LFA = 0), the remote alarm bit is reset in the outgoing data stream.
Additionally, if bit FMR3.EXTIW is set and the multiframe synchronous state cannot be achieved within 400 ms
after finding the primary basic framing, the A-bit is transmitted active high to the remote end until the multiframing
is found.
Note: The A-bit can be processed by the system interface. Setting bit TSWM.TRA enables transparency for the A-
bit in transmit direction (refer to Table 38).
4.4.3.7
S
a-Bit Access (E1)
Due to signaling procedures using the five S
a-bits (Sa4…Sa8) of every other frame of the CRC multiframe structure,
three possibilities of access by the microprocessor are implemented.
The standard procedure allows reading/writing the S
a-bit registers RSW, XSW without further support. The Sa-
bit information is updated every other frame.
The advanced procedure, enabled by bit FMR1.ENSA, allows reading/writing the S
a-bit registers RSA(8:4),
XSA(8:4).
A transmit or receive multiframe begin interrupt (ISR0.RMB or ISR1.XMB) is provided.
Registers RSA(8:4) contains the service word information of the previously received CRC-multiframe or 8
doubleframes (bit slots 4 to 8 of every service word). These registers are updated with every multiframe begin
interrupt ISR0.RMB.
With the transmit multiframe begin an interrupt ISR1.XMB is generated and the contents of the registers XSA(8:4)
is copied into shadow registers. The contents is subsequently sent out in the service words of the next outgoing
CRC multiframe (or every doubleframe) if none of the time slot 0 transparent modes is enabled. The transmit
multiframe begin interrupt XMB request that these registers issue should be serviced. If requests for new
information are ignored, the current contents is repeated.
The extended access through the receive and transmit FIFOs of the signaling controller. In this mode it is
possible to transmit/receive a HDLC frame or a transparent bit stream in any combination of the S
a-bits.
Enabling is done by setting of bit CCR1.EITS and the corresponding bits XC0.SA8E to SA4E/TSWM.TSA8 to
TSA4 and resetting of registers TTR(4:1), RTR(4:1) and FMR1.ENSA. The access to and from the FIFOs is
supported by ISR0.RME, RPF and ISR1.XPR, ALS.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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