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參數(shù)資料
| 型號(hào)： | PEF22554E |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封裝： | GREEN, PLASTIC, QFP-144 |
| 文件頁數(shù)： | 61/700頁 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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Data Sheet
153
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description E1
source of the internal receive clock is the DCO-R output or the recovered receive clock, SCLKR must be
configured as output by setting PC5.CSRP. If the source is SCLKR, these pin must be configured as input.
Selectable system clock and data rates and their valid combinations are shown in the table below.
x = valid, -- = invalid
Generally the receive/transmit data and marker on the system interface are clocked off/latched on on the rising or
falling edge of the SCLKR/SCLKX clock:
Selection of the edge for the receive/transmit data and marker is done by the register bits SIC3.RESR/X
(SIC3_E).
Selection of the edge for the sync pulses SYPR/SYPX in relation to the edge of the receive/transmit data and
marker can be done individually by the register bits SIC4.SYPRCE/SYPXCE (SIC4_E): Either the same edge
or the opposite edge in relation to the used edge of the data and markers is possible.
Some clocking rates allow transmission of time slots in different channel phases. Each channel phase which shall
be active on ports RDO, XDI, RP(A:C) and XP(A:B) is programmable by SIC2.SICS(2:0) (SIC2_E), the remaining
channel phases are cleared or ignored.
The signals on pin SYPR together with the assigned time slot offset in register RC0 and RC1 define the beginning
of a frame on the receive system highway.The signal on pin SYPX or XMFS together with the assigned time slot
offset in register XC0 and XC1 define the beginning of a frame on the transmit system highway.
Adjusting the frame begin (time slot 0, bit 0) relative to SYPR/X or XMFS is possible in the range of 0 to 125
s.
The minimum shift of varying the time slot 0 begin can be programmed between 1 bit and 1/8 bit depending of the
system clocking and data rate, e.g. with a clocking/data rate of 2.048 MHz shifting is done bit by bit, while running
the QuadFALC
TM with 16.384 MHz and 2.048 Mbit/s data rate it is done by 1/8 bit.
A receive frame marker RFM can be activated during any bit position of the entire frame. The pin function RFM is
selected by PC(3:1).RPC(3:0) = 0001
B. The RFM selection disables the internal time slot assigner, no offset
programming is performed. The receive frame marker is active high for one 2.048 MHz cycle and is clocked off
with the rising or falling edge of the clock which is in/output on port SCLKR (see SIC3.RESR/X).
Compared to the receive path the inverse functions are performed for the transmit direction.
Latching of XDI and XSIG is controlled by the system clock (SCLKX) and the synchronization pulse (SYPX/XMFS)
in combination with the programmed offset values for the transmit time slot/clock slot counters XC(1:0). The
frequency of the working clock of 2.048/4.096/8.192/16.384 MHz for the transmit system interface is
The incoming bit stream on ports XDI and XSIG can be multiplexed internally on a time slot basis, if enabled by
SIC3.TTRF = 1. The data received on port XSIG can be sampled if the transmit signaling marker XSIGM is active
high. Data on port XDI is sampled if XSIGM is low for the corresponding time slot. Programming the XSIGM marker
is done with registers TTR(4:1).
Table 41
System Clocking and Data Rates (E1)
System Highway
Data Rate
System Interface
Clock Rate
2.048 MHz
System Interface
Clock Rate
4.096 MHz
System Interface
Clock Rate
8.192 MHz
System Interface
Clock Rate
16.384 MHz
2.048 Mbit/s
xxxx
4.096 Mbit/s
--
x
8.192 Mbit/s
--
x
16.384 Mbit/s
--
x
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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