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參數(shù)資料
| 型號： | PSB7230 |
| 廠商： | SIEMENS A G |
| 元件分類： | 編解碼器 |
| 英文描述： | Joint Audio Decoder-Encoder for Analog Videophone JADE AN |
| 中文描述： | A/MU-LAW, PCM CODEC, PQFP100 |
| 文件頁數(shù)： | 50/179頁 |
| 文件大?。?/td> | 2422K |
| 代理商： | PSB7230 |
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PSB 7230
Functional Blocks
Semiconductor Group
50
Data Sheet 1998-07-01
Figure 19
For a proper initialization the required total length of the RESET is 1 ms.
Note: After a hardware reset, the JADE firmware needs to initialize its internal memories
and interfaces. The time to do this is less than 10 ms. The user must take care to
access the JADE only after this initialization phase is completed, i.e. 10 ms after
the hardware reset.
Power-down
The actual chip internal clock (“DSP clock”) is gated with the PU bit in the general
configuration/control register. Thus, when PU is set to ‘0’ (either via the host or the DSP),
clock distribution is stopped and the DSP is disabled. In this mode the power
consumption is minimum (software power-down). Only an interrupt to the DSP (on INT0
or INT1) can restart the DSP clock.
The initial state of the PU bit is ‘1’.
The PU bit is used by the on-chip firmware for the firmware-controlled power-down (see
Chapter 6.1.3
for details).
IOM-2 Clocks
The IOM-2 clocking is either provided by separate timing inputs DCL and FSC,
independent of the other clocks, or maybe generated by the JADE itself (CGEN bit in
register 202B
H
). When generated by the JADE, only double rate clocking in TE mode
(DCL = 1.536 MHz, FSC = 8 kHz) is supported.
XTAL1
XTAL2
Oscillator
(Separate
Power supply)
VDDA, VSSA
/2
For CM1=0 (input 7,68 MHz)
x 18
/2
34.56 MHz
CM1
0
M
U
X
PLL/Clock generator circuit
DIV
CKOBR
CLKO
19
1
INT0
INT1
OR
PU
1 => set P U
DSP
AND
DSP
clock
/256
/ T3
T3
14
T3 interrupt s tatus
CKOEN
CM1
CKOEN
T3EN
DIV
CM1
7,68 MHz
CKOS
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PDF描述 |
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