參數(shù)資料
型號: PSB7230
廠商: SIEMENS A G
元件分類: 編解碼器
英文描述: Joint Audio Decoder-Encoder for Analog Videophone JADE AN
中文描述: A/MU-LAW, PCM CODEC, PQFP100
文件頁數(shù): 95/179頁
文件大?。?/td> 2422K
代理商: PSB7230
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PSB 7230
Register Description
Semiconductor Group
95
Data Sheet 1998-07-01
Serial Data Channel Transmit Path Register
Read/Write
Address 201E
H
Value after reset: 00
H
Monitor Channel Configuration Register
Read/Write
Address 2021
H
Value after reset: 00
H
SLIN(1-0)
Select Line
00
01
10
11
Load Mode
00
Channel on DU (frame sync FSC, clock DCL or DCL/2)
Channel on DD (frame sync FSC, clock DCL or DCL/2)
Channel on SR (frame sync RFS, clock SCLK)
Channel on ST (frame sync TFS, clock SCLK)
LMOD(1-0)
When shift register is about to become empty, it (as well as DSP
and Host read registers) is loaded from data transmitter
When shift register contains n bytes (XX = 01: n = 1; XX = 10:
n = 2; XX = 11: n = 4), the contents is loaded into DSP and Host
read register, DSP or Host (cf. HHR bit) write register is loaded
into data receive buffer, and read DSP or Host read register is
loaded into DSP or Host write register (for software to be
accessed via a
“Buffer Empty” interrupt status)
Host Data Transmitter Access
0
DSP has access to modify data transmitter output (monitoring of
data output from host still possible)
1
Host has access to modify data receiver input (monitoring of
data output from DSP still possible)
XX
HHX
SLIN
Select Line
0
1
Monitor Channel position
Monitor channel (same time-slot for receive and transmit direction)
located in the 3rd byte of multiplex MONCH (0 to 15)
Receive channel on DD, transmit channel on DU
Receive channel on DU, transmit channel on DD
MONCH(3-0)
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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