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參數(shù)資料
| 型號： | PSB7230 |
| 廠商： | SIEMENS A G |
| 元件分類： | 編解碼器 |
| 英文描述： | Joint Audio Decoder-Encoder for Analog Videophone JADE AN |
| 中文描述： | A/MU-LAW, PCM CODEC, PQFP100 |
| 文件頁數(shù)： | 85/179頁 |
| 文件大?。?/td> | 2422K |
| 代理商： | PSB7230 |
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PSB 7230
Register Description
Semiconductor Group
85
Data Sheet 1998-07-01
Description of Configuration and Control Registers
Unless otherwise indicated, all register bits are initialized to
“0” after a hardware reset.
When read, register bits that are not in use (or reserved for future use) are not defined,
i.e. their value may be either ‘0’ or ‘1’.
During the initialization phase the firmware does a re-programming on the following
registers of the configuration/control block to setup the default configuration for the
communication with a video-processor (see
Chapter 6.2.3.3
), i.e. the hardware reset
values given in the register description below are overwritten by the following values:
Moreover, the firmware uses registers 2007
H
and 2009
H
for setting up the appropriate
number of frame syncs.
The firmware also initialises the PLL Config registers 202C
H
and 202D
H
to its appropriate
values in case the PLL mode is selected via the CM1 pin. In case the non-PLL mode is
chosen, the firmware does not use these registers.
Chip Version Number Register
Read
Address 2000
H
Value after reset: 10
H
Address
2005
H
2006
H
2011
H
2012
H
2013
H
2017
H
2018
H
2019
H
201D
H
201E
H
Data
04
H
1B
H
8F
H
10
H
42
H
AF
H
10
H
42
H
10
H
18
H
Description
SCLK is an output
SCLK Baud Rate = 34.56 MHz/28 = 1.23 MHz
Receive Uncompressed Audio: DU line, 16 bit linear
Position of first bit in time-slot: 32
Interrupt generated after 2 samples of 16 bits stored
Transmit Uncompressed Audio: DD line, 16 bit linear
Position of first bit in time-slot: 32
Interrupt generated after 2 samples of 16 bits stored
Data receiver connected to SR line
Data transmitter connected to ST line
VN(5-0)
Version Number of Chip
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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