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參數資料
| 型號： | T8301 |
| 英文描述： | T8301 Internet Protocol Telephone Phone-On-A-Chip⑩ IP Solution DSP |
| 中文描述： | T8301因特網協(xié)議電話熱線電話在一個芯片⑩DSP的IP解決方案 |
| 文件頁數： | 97/190頁 |
| 文件大?。?/td> | 1535K |
| 代理商： | T8301 |
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Data Sheet
March 2000
DSP1627 Digital Signal Processor
Lucent Technologies Inc.
61
6 Signal Descriptions
Figure 8. DSP1627 Pinout by Interface
EXTERNAL
MEMORY
INTERFACE
IO
ERAMHI
EROM
EXM
AB[15:0]
DB[15:0]
RWN
SYSTEM
INTERFACE
OR
CONTROL I/O
INTERFACE
OBE1
DI1
OLD1
OCK1
DO1
TDI
TDO
TCK
TMS
PODS OR OLD2
PSTAT OR DO2
PCSN OR OCK2
POBE OR OBE2
PBSEL OR SYNC2
PB2 OR DOEN2
PIBF OR IBF2
PIDS OR ILD2
PB1 OR DI2
PB0 OR ICK2
PB3 OR SADD2
PB[7:4] OR IOBIT[3:O]
DSP1627
RSTB
CKO
CKI2
CKI
IACK
TRAP
STOP
INT[1:0]
VEC[3:0] OR IOBIT[4:7]
PARALLEL HOST
INTERFACE
OR
SERIAL INTERFACE #2
AND CONTROL I/O
INTERFACE
ILD1
ICK1
IBF1
SERIAL
INTERFACE #1
SYNC1
ERAMLO
SADD1
DOEN1
JTAG TEST
INTERFACE
2
4
16
16
4
5-4006 (C)
Figure 8 shows the pinout for the DSP1627. The signals
can be separated into five interfaces as shown. These
interfaces and the signals that comprise them are de-
scribed below.
6.1 System Interface
The system interface consists of the clock, interrupt,
and reset signals for the processor.
RSTB
Reset:
Negative assertion. A high-to-low transition
causes the processor to enter the reset state. The auc,
powerc, sioc, sioc2, phifc, pdx0, tdms, tdms2, timerc,
timer0, sbit (upper byte), inc, ins (except OBE, OBE2,
and PODS status bits set), alf (upper 2 bits, AWAIT and
LOWPR), ioc, rb, and re registers are cleared. The
mwait register is initialized to all 0s (zero wait-states)
unless the EXM pin is high and the INT1 pin is low. In
that case, the mwait register is initialized to all 1s (15
wait-states).
Reset clears IACK, VEC[3:0]/IOBIT[4:7], IBF, and IBF2.
The DAU condition flags are not affected by reset.
IOBIT[7:0] are initialized as inputs. If any of the IOBIT
pins are switched to outputs (by writing sbit), their initial
value will be logic zero (see Table 40, Register Settings
After Reset).
Upon negation of the signal, the processor begins exe-
cution at location 0x0000 in the active memory map
(see Section 4.4, Memory Maps and Wait-States).
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