參數(shù)資料
型號： AD9548BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 17/112頁
文件大?。?/td> 0K
描述： IC CLOCK GEN/SYNCHRONIZR 88LFCSP
產(chǎn)品變化通告： AD9548 Mask Change 20/Oct/2010
標準包裝： 1
類型： 時鐘/頻率發(fā)生器，同步器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:1
差分 - 輸入:輸出： 是/是
頻率 - 最大： 750kHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 88-VFQFN 裸露焊盤，CSP
供應商設備封裝： 88-LFCSP-VQ（12x12）
包裝： 托盤
AD9548
Data Sheet
Rev. E | Page 12 of 112
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
TIMING
SCL Clock Rate
400
kHz
Bus-Free Time Between a Stop and Start
Condition, tBUF
1.3
s
Repeated Start Condition Setup Time,
tSU; STA
0.6
s
Repeated Hold Time Start Condition, tHD;STA
0.6
s
After this period, the first clock
pulse is generated.
Stop Condition Setup Time, tSU; STO
0.6
s
Low Period of the SCL Clock, tLO
1.3
s
High Period of the SCL Clock, tHI
0.6
s
SCL/SDA Rise Time, tR
20 + 0.1 Cb1
300
ns
SCL/SDA Fall Time, tF
20 + 0.1 Cb1
300
ns
Data Setup Time, tSU; DAT
100
ns
Data Hold Time, tHD; DAT
100
ns
Capacitive Load for Each Bus Line, Cb1
400
pF
1
Cb is the capacitance (pF) of a single bus line.
JITTER GENERATION
Table 19.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
JITTER GENERATION
fREF = 1 Hz1; fDDS = 122.88 MHz2; fLOOP = 0.01 Hz3
fSYSCLK = 20 MHz4 OCXO; fS = 1 GHz5; Q-
divider = 1; default SysClk PLL charge pump
current; results valid for LVPECL, LVDS, and
CMOS output logic types
Bandwidth: 100 Hz to 61 MHz
0.81
ps rms
Random jitter
Bandwidth: 5 kHz to 20 MHz
0.73
ps rms
Random jitter
Bandwidth: 20 kHz to 80 MHz
0.79
ps rms
Random jitter
Bandwidth: 50 kHz to 80 MHz
0.78
ps rms
Random jitter
Bandwidth: 4 MHz to 80 MHz
0.37
ps rms
Random jitter
fREF = 8 kHz1; fDDS = 155.52 MHz2; fLOOP = 100 Hz3
fSYSCLK = 50 MHz4 crystal;
fS = 1 GHz5; Q-divider = 1; default SYSCLK
PLL charge pump current; results valid for
LVPECL, LVDS, and CMOS output logic types
Bandwidth: 100 Hz to 77 MHz
0.71
ps rms
Random jitter
Bandwidth: 5 kHz to 20 MHz
0.34
ps rms
Random jitter
Bandwidth: 20 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 50 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 4 MHz to 80 MHz
0.31
ps rms
Random jitter
fREF = 19.44 MHz1; fDDS = 155.52 MHz2; fLOOP = 1 kHz3
fSYSCLK = 50 MHz4 crystal;
fS = 1 GHz5; Q-divider = 1; default SYSCLK
PLL charge pump current; results valid for
LVPECL, LVDS, and CMOS output logic types
Bandwidth: 100 Hz to 77 MHz
1.05
ps rms
Random jitter
Bandwidth: 5 kHz to 20 MHz
0.34
ps rms
Random jitter
Bandwidth: 20 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 50 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 4 MHz to 80 MHz
0.32
ps rms
Random jitter
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