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參數(shù)資料
| 型號(hào)： | AD9548BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 88/112頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 88LFCSP |
| 產(chǎn)品變化通告： | AD9548 Mask Change 20/Oct/2010 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 750kHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 88-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 88-LFCSP-VQ（12x12） |
| 包裝： | 托盤 |
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Data Sheet
AD9548
Rev. E | Page 77 of 112
CLOCK DISTRIBUTION OUTPUT CONFIGURATION (REGISTER 0x0400 TO REGISTER 0x0419)
Table 66. Distribution Settings1
Address
Bits
Bit Name
Description
0x0400
[7:6]
Unused
[5]
External distribution
resistor
Output current control for the clock distribution outputs
0 (default) = internal current setting resistor
1 = external current setting resistor
[4]
Receiver mode
Clock distribution receiver mode
0 (default) = normal operation
1 = high frequency mode (super-Nyquist)
[3]
OUT3 power-down
Power-down clock distribution output OUT3
0 (default) = normal operation
1 = power-down
[2]
OUT2 power-down
Power-down clock distribution output OUT2
0 (default) = normal operation
1 = power-down
[1]
OUT1 power-down
Power-down clock distribution output OUT1
0 (default) = normal operation
1 = power-down
[0]
OUT0 power-down
Power-down clock distribution output OUT0
0 (default) = normal operation
1 = power-down
1
When Bits[3:0] = 1111, the clock distribution output enters a deep sleep mode.
Table 67. Distribution Enable
Address
Bits
Bit Name
Description
0x0401
[7:4]
Unused
[3]
OUT3 enable
Enable the OUT3 driver.
0 (default) = disable.
1 = enable.
[2]
OUT2 enable
Enable the OUT2 driver.
0 (default) = disable.
1 = enable.
[1]
OUT1 enable
Enable the OUT1 driver.
0 (default) = disable.
1 = enable.
[0]
OUT0 enable
Enable the OUT0 driver.
0 (default) = disable.
1 = enable.
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