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參數(shù)資料
| 型號(hào)： | ADSP-21469KBCZ-4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 17/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32/40BIT 450MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時(shí)鐘速率： | 450MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
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Rev. 0
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June 2010
ADSP-21469
Clock Input
Clock Signals
The ADSP-21469 can use an external clock or a crystal. See the
CLKIN pin description in Table 9. Programs can configure the
processor to use its internal clock generator by connecting the
necessary components to CLKIN and XTAL. Figure 8 shows the
component connections used for a crystal operating in funda-
mental mode. Note that the clock rate is achieved using a
25 MHz crystal and a PLL multiplier ratio 16:1 (CCLK:CLKIN
achieves a clock speed of 400 MHz).
To achieve the full core clock rate, programs need to configure
the multiplier bits in the PMCTL register.
Table 18. Clock Input
Parameter
400 MHz1
1 Applies to all 400 MHz models. See Ordering Guide on Page 70.
450 MHz2
2 Applies to all 450 MHz models. See Ordering Guide on Page 70.
Unit
Min
Max
Min
Max
Timing Requirements
tCK
CLKIN Period
153
3 Applies only for CLK_CFG1–0 = 00 and default values for PLL control bits in PMCTL.
100
13.26
100
ns
tCKL
CLKIN Width Low
7.5
45
6.63
45
ns
tCKH
CLKIN Width High
7.5
45
6.63
45
ns
tCKRF
CLKIN Rise/Fall (0.4 V to 2.0 V)
34
4 Guaranteed by simulation but not tested on silicon.
ns
tCCLK
5
5 Any changes to PLL control bits in the PMCTL register must meet core clock timing specification t
CCLK.
CCLK Period
2.5
10
2.22
10
ns
fVCO
6
6 See Figure 5 on Page 22 for VCO diagram.
VCO Frequency
200
900
200
900
MHz
tCKJ
7, 8
7 Actual input jitter should be combined with ac specifications for accurate timing analysis.
8 Jitter specification is maximum peak-to-peak time interval error (TIE) jitter.
CLKIN Jitter Tolerance
–250
+250
–250
+250
ps
Figure 7. Clock Input
CLKIN
tCK
tCKL
tCKH
tCKJ
Figure 8. Recommended Circuit for
Fundamental Mode Crystal Operation
C1
22pF
Y1
R1
1M
: *
XTAL
CLKIN
C2
22pF
25.000 MHz
R2
47
:*
R2 SHOULD BE CHOSEN TO LIMIT CRYSTAL
DRIVE POWER. REFER TO CRYSTAL
MANUFACTURER’S SPECIFICATIONS
*TYPICAL VALUES
ADSP-2146x
相關(guān)PDF資料 |
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| TAJB105M035ANJ | CAP TANT 1UF 35V 20% 1210 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADSP-21469KBZ-ENG | 制造商:Analog Devices 功能描述:DSP FLOATING PT 32-BIT/40-BIT 450MHZ 450MIPS - Trays |
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