Table 29. DDR2 SDRAM Write Cycle Timing, V
參數(shù)資料
型號： ADSP-21469KBCZ-4
廠商： Analog Devices Inc
文件頁數(shù)： 26/72頁
文件大?。?/td> 0K
描述： IC DSP 32/40BIT 450MHZ 324BGA
產(chǎn)品變化通告： Pin Function Change 08/Mar/2012
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART
時(shí)鐘速率： 450MHz
非易失內(nèi)存： 外部
芯片上RAM： 5Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.10V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 324-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 324-CSPBGA
包裝： 托盤
Rev. 0
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June 2010
ADSP-21469
DDR2 SDRAM Write Cycle Timing
Table 29. DDR2 SDRAM Write Cycle Timing, VDD-DDR2 Nominal 1.8 V
200 MHz1
1 In order to ensure proper operation of the DDR2, all the DDR2 guidelines have to be strictly followed (see Engineer-to-Engineer Note No: EE-349).
225 MHz1
Parameter
Min
Max
Min
Max
Unit
Switching Characteristics
tCK
Clock Cycle Time
4.8
4.22
ns
tCH
Minimum Clock Pulse Width
2.35
2.75
2.05
2.45
ns
tCL
Maximum Clock Pulse Width
2.35
2.75
2.05
2.45
ns
tDQSS
2
2 Write command to first DQS delay = WL × t
CK + tDQSS.
DQS Latching Rising Transitions to Associated Clock
Edges
–0.4
0.4
–0.45
0.45
ns
tDS
Last Data Valid to DQS Delay
0.6
0.5
ns
tDH
DQS to First Data Invalid Delay
0.65
0.55
ns
tDSS
DQS Falling Edge to Clock Setup Time
1.95
1.65
ns
tDSH
DQS Falling Edge Hold Time From CK
2.05
1.8
ns
tDQSH
DQS Input HIGH Pulse Width
2.05
1.65
ns
tDQSL
DQS Input LOW Pulse Width
2.0
1.65
ns
tWPRE
Write Preamble
0.8
tCK
tWPST
Write Postamble
0.5
tCK
tAS
Control/address Maximum Delay From DDCK Rise
1.85
1.65
ns
tAH
Control/Address Minimum Delay From DDCK Rise
1.0
0.9
ns
Figure 19. DDR2 SDRAM Controller Output AC Timing
tDS
tDH
tDQSS
tDSH
tDSS
tWPRE
tDQSL
tDQSH
tWPST
DDR2_ADDR
DDR2_CTL
tAS
tAH
DDR2_DATA/DM
DDR2_CLKx
DDR2_DQSn
tCK
tCH
tCL
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PDF描述
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參數(shù)描述
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ADSP-21469KBZ-ENG 制造商:Analog Devices 功能描述:DSP FLOATING PT 32-BIT/40-BIT 450MHZ 450MIPS - Trays
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