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參數(shù)資料
| 型號(hào)： | ADSP-21469KBCZ-4 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 30/72頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32/40BIT 450MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類(lèi)型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時(shí)鐘速率： | 450MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤(pán) |
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Rev. 0
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June 2010
ADSP-21469
Link Ports
Calculation of link receiver data setup and hold relative to link
clock is required to determine the maximum allowable skew
that can be introduced in the transmission path length differ-
ence between LDATA and LCLK. Setup skew is the maximum
delay that can be introduced in LDATA relative to LCLK:
(setup skew = tLCLKTWH min – tDLDCH – tSLDCL). Hold skew is
the maximum delay that can be introduced in LCLK relative to
LDATA: (hold skew = tLCLKTWL min – tHLDCH – tHLDCL).
Table 32. Link Ports—Receive
Parameter
Min
Max
Unit
Timing Requirements
tSLDCL
Data Setup Before LCLK Low
0.5
ns
tHLDCL
Data Hold After LCLK Low
1.5
ns
tLCLKIW
LCLK Period
tLCLK (6 ns)
ns
tLCLKRWL
LCLK Width Low
2.6
ns
tLCLKRWH
LCLK Width High
2.6
ns
Switching Characteristics
tDLALC
LACK Low Delay After LCLK Low1
512
ns
1 LACK goes low with t
DLALC relative to rise of LCLK after first byte, but does not go low if the receiver's link buffer is not about to fill.
Figure 22. Link Ports—Receive
LDAT7–0
LCLK
LACK (OUT)
tHLDCL
tSLDCL
IN
tLCLKRWH
tLCLKRWL
tLCLKIW
tDLALC
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