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參數(shù)資料
| 型號： | ADSP-21469KBCZ-4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 47/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32/40BIT 450MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時鐘速率： | 450MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
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ADSP-21469
Rev. 0
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|
June 2010
S/PDIF Receiver
The following section describes timing as it relates to the
S/PDIF receiver.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the 512 × FS clock.
Table 49. S/PDIF Receiver Internal Digital PLL Mode Timing
Parameter
Min
Max
Unit
Switching Characteristics
tDFSI
LRCLK Delay After Serial Clock
5
ns
tHOFSI
LRCLK Hold After Serial Clock
–2
ns
tDDTI
Transmit Data Delay After Serial Clock
5
ns
tHDTI
Transmit Data Hold After Serial Clock
–2
ns
tSCLKIW
1
Transmit Serial Clock Width
8 × tPCLK – 2
ns
1 Serial clock frequency is 64 × Frame Sync, where FS = the frequency of LRCLK.
Figure 37. S/PDIF Receiver Internal Digital PLL Mode Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(DATA CHANNEL
A/B)
DRIVE EDGE
tSCLKIW
tDFSI
tHOFSI
tDDTI
tHDTI
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TAJB105M035ANJ | CAP TANT 1UF 35V 20% 1210 |
| YNV12T05-G | CONVERTER DC-DC 12V 5A SIP |
| VE-2W1-CY-F3 | CONVERTER MOD DC/DC 12V 50W |
| ADSP-21469KBCZ-3 | IC DSP 32/40BIT 400MHZ 324BGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADSP21469KBCZENG | 制造商:Analog Devices 功能描述: |
| ADSP-21469KBCZ-ENG | 制造商:Analog Devices 功能描述:FXD PT PROC - Trays |
| ADSP-21469KBCZ-X | 制造商:Analog Devices 功能描述:FXD PT PROC - Trays |
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| ADSP-21469KBZ-ENG | 制造商:Analog Devices 功能描述:DSP FLOATING PT 32-BIT/40-BIT 450MHZ 450MIPS - Trays |
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