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參數(shù)資料
| 型號(hào)： | ADSP-21469KBCZ-4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 29/72頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 32/40BIT 450MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時(shí)鐘速率： | 450MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
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ADSP-21469
Rev. 0
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June 2010
AMI Write
Use these specifications for asynchronous interfacing to memo-
ries. Note that timing for AMI_ACK, AMI_DATA, AMI_RD,
AMI_WR, and strobe timing parameters only apply to asyn-
chronous access mode.
Table 31. Memory Write
Parameter
Min
Max
Unit
Timing Requirements
tDAAK
AMI_ACK Delay from Address, Selects1, 2
tDDR2_CLK – 9.7 + W
ns
tDSAK
AMI_ACK Delay from AMI_WR Low 1, 3
W – 6
ns
Switching Characteristics
tDAWH
Address, Selects to AMI_WR Deasserted2
tDDR2_CLK –3.1+ W
ns
tDAWL
Address, Selects to AMI_WR Low2
tDDR2_CLK –3
ns
tWW
AMI_WR Pulse Width
W – 1.3
ns
tDDWH
Data Setup Before AMI_WR High
tDDR2_CLK –3.0+ W
ns
tDWHA
Address Hold After AMI_WR Deasserted
H + 0.15
ns
tDWHD
Data Hold After AMI_WR Deasserted
H
ns
tDATRWH
Data Disable After AMI_WR Deasserted4
tDDR2_CLK – 1.37 + H
tDDR2_CLK + 4.9 + H
ns
tWWR
AMI_WR High to AMI_WR Low5
tDDR2_CLK –1.5+ H
ns
tDDWR
Data Disable Before AMI_RD Low
2tDDR2_CLK – 6
ns
tWDE
AMI_WR Low to Data Enabled
tDDR2_CLK – 3.5
ns
W = (number of wait states specified in AMICTLx register) × tSDDR2_CLK H = (number of hold cycles specified in AMICTLx register) × tDDR2_CLK
1 AMI_ACK delay/setup: System must meet tDAAK, or tDSAK, for deassertion of AMI_ACK (low).
2 The falling edge of AMI_MSx is referenced.
3 Note that timing for AMI_ACK, AMI_DATA, AMI_RD, AMI_WR, and strobe timing parameters only applies to asynchronous access mode.
4 See Test Conditions on Page 58 for calculation of hold times given capacitive and dc loads.
5 For Write to Write: tDDR2_CLK + H, for both same bank and different bank. For Write to Read: (3 × tDDR2_CLK) + H, for the same bank and different banks.
Figure 21. AMI Write
AMI_ACK
AMI_DATA
tDAWH
tDWHA
tWWR
tDATRWH
tDWHD
tWW
tDDWR
tDDWH
tDAWL
tWDE
tDSAK
tDAAK
AMI_RD
AMI_WR
AMI_ADDR
AMI_MSx
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