- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄19467 > ADSP-21469KBCZ-4 (Analog Devices Inc)IC DSP 32/40BIT 450MHZ 324BGA PDF資料下載
參數(shù)資料
| 型號： | ADSP-21469KBCZ-4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 39/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32/40BIT 450MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時(shí)鐘速率： | 450MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁當(dāng)前第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁
Rev. 0
|
Page 44 of 72
|
June 2010
ADSP-21469
Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in
Table 40. PDAP is the parallel mode operation of channel 0 of
the IDP. For details on the operation of the PDAP, see the
PDAP chapter of the ADSP-214xx SHARC Processor Hardware
Reference. Note that the 20 bits of external PDAP data can be
provided through the AMI_ADDR23–4 pins or over the DAI
pins.
Table 40. Parallel Data Acquisition Port (PDAP)
Parameter
Min
Max
Unit
Timing Requirements
tSPHOLD
1
PDAP_HOLD Setup Before PDAP_CLK Sample Edge
2.5
ns
tHPHOLD
1
PDAP_HOLD Hold After PDAP_CLK Sample Edge
2.5
ns
tPDSD
1
PDAP_DAT Setup Before Serial Clock PDAP_CLK Sample Edge
3.85
ns
tPDHD
1
PDAP_DAT Hold After Serial Clock PDAP_CLK Sample Edge
2.5
ns
tPDCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 3
ns
tPDCLK
Clock Period
tPCLK × 4
ns
Switching Characteristics
tPDHLDD
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
2 × tPCLK + 3
ns
tPDSTRB
PDAP Strobe Pulse Width
2 × tPCLK – 1
ns
1 Data source pins are AMI_ADDR23–4 or DAI pins. Source pins for serial clock and frame sync are 1) AMI_ADDR3–2 pins, 2) DAI pins.
Figure 29. PDAP Timing
DAI_P20–1
(PDAP_CLK)
SAMPLE EDGE
DAI_P20–1
(PDAP_HOLD)
DAI_P20–1
(PDAP_STROBE)
tPDSTRB
tPDHLDD
tPDHD
tPDSD
tSPHOLD
tHPHOLD
tPDCLK
tPDCLKW
DAI_P20–1/
ADDR23–4
(PDAP_DATA)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TAJB105M035ANJ | CAP TANT 1UF 35V 20% 1210 |
| YNV12T05-G | CONVERTER DC-DC 12V 5A SIP |
| VE-2W1-CY-F3 | CONVERTER MOD DC/DC 12V 50W |
| ADSP-21469KBCZ-3 | IC DSP 32/40BIT 400MHZ 324BGA |
| DS1620S+ | IC THERMOMETER/STAT DIG 8-SOIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADSP21469KBCZENG | 制造商:Analog Devices 功能描述: |
| ADSP-21469KBCZ-ENG | 制造商:Analog Devices 功能描述:FXD PT PROC - Trays |
| ADSP-21469KBCZ-X | 制造商:Analog Devices 功能描述:FXD PT PROC - Trays |
| ADSP-21469KBZ-EN | 制造商:Analog Devices 功能描述: |
| ADSP-21469KBZ-ENG | 制造商:Analog Devices 功能描述:DSP FLOATING PT 32-BIT/40-BIT 450MHZ 450MIPS - Trays |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。