參數(shù)資料
型號(hào)： CY8C24123
英文描述： Embedded Processors and Controllers
中文描述： 嵌入式處理器和控制器
文件頁(yè)數(shù)： 10/322頁(yè)
文件大?。?/td> 3134K
代理商： CY8C24123
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Contents
CY8C24xxx Preliminary Data Sheet
10
Document No. 38-12011 Rev. *E
December 22, 2003
25.3
Register Definitions............................................................................................................270
25.3.1
MUL_X Register...........................................................................................270
25.3.2
MUL_Y Register...........................................................................................270
25.3.3
MUL_DH Register........................................................................................270
25.3.4
MUL_DL Register ........................................................................................270
25.3.5
MAC_X/ACC_DR1.......................................................................................270
25.3.6
MAC_Y/ACC_DR0.......................................................................................271
25.3.7
MAC_CL0/ACC_DR3...................................................................................271
25.3.8
MAC_CL1/ACC_DR2...................................................................................271
26. Decimator
............................................................................................................273
26.1
Architectural Description....................................................................................................273
26.2
Register Definitions............................................................................................................273
26.2.1
DEC_DH Register........................................................................................273
26.2.2
DEC_DL Register ........................................................................................274
26.2.3
DEC_CR0 Register......................................................................................274
26.2.4
DEC_CR1 Register......................................................................................274
27. I2C
.......................................................................................................................275
27.1
Architectural Description....................................................................................................275
27.1.1
Basic I2C Data Transfer...............................................................................275
27.2
Application Description ......................................................................................................277
27.2.1
Slave Operation...........................................................................................277
27.2.2
Master Operation.........................................................................................278
27.3
Register Definitions............................................................................................................279
27.3.1
I2C_CFG Register .......................................................................................279
27.3.2
I2C_SCR Register .......................................................................................281
27.3.3
I2C_DR Register..........................................................................................283
27.3.4
I2C_MSCR Register ....................................................................................283
27.4
Timing Diagrams................................................................................................................284
27.4.1
Clock Generation.........................................................................................284
27.4.2
Enable and Command Synchronization.......................................................285
27.4.3
Basic Input/Output Timing............................................................................285
27.4.4
Status Timing ...............................................................................................286
27.4.5
Master Start Timing......................................................................................287
27.4.6
Master Restart Timing .................................................................................288
27.4.7
Master Stop Timing......................................................................................288
27.4.8
Master/Slave Stall Timing ............................................................................289
27.4.9
Master Lost Arbitration Timing.....................................................................289
27.4.10
Master Clock Synchronization .....................................................................290
28. POR and LVD
......................................................................................................291
28.1
Architectural Description....................................................................................................291
28.2
Register Definitions............................................................................................................291
28.2.1
VLT_CR Register.........................................................................................291
28.2.2
VLT_CMP Register......................................................................................291
29. Internal Voltage Reference
...................................................................................293
29.1
Architectural Description....................................................................................................293
29.2
Register Definitions............................................................................................................293
29.2.1
BDG_TR Register........................................................................................293
30. Switch Mode Pump (SMP)
....................................................................................295
30.1
Architectural Description....................................................................................................295
30.2
Register Definitions............................................................................................................296
30.2.1
VLT_CR Register.........................................................................................296
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