參數(shù)資料
型號： CY8C24123
英文描述： Embedded Processors and Controllers
中文描述： 嵌入式處理器和控制器
文件頁數(shù)： 233/322頁
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代理商： CY8C24123
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December 22, 2003
Document No. 38-12011 Rev. *E
233
18.
Analog Interface
This chapter explains the Analog System Interface and its associated registers. The analog system interface is a collection of
system level interfaces to the analog array and analog reference block.
18.1
Architectural Description
Figure 18-1
displays the top-level diagram of the PSoC
device’s analog system.
18.1.1
Analog Data Bus Interface
The Analog Bus Interface isolates the analog array and ana-
log system interface registers from the CPU system data
bus to reduce bus loading. Transceivers are implemented
on the system data bus to isolate the analog data bus from
the system data bus. This creates a local analog data bus.
18.1.2
Analog Comparator Bus Interface
Each analog column has a dedicated comparator bus asso-
ciated with it. Every analog PSoC block has a comparator
output that can drive this bus. However, only one analog
block in a column can actively drive the comparator bus for a
column at any one time. The output on the comparator bus
can drive into the digital blocks as a data input. It also
serves as an input to the decimator, as an interrupt input,
and is available as read-only data in the Analog Comparator
Control Register (CMP_CR0, Address = Bank 0,64H).
Figure 18-1
illustrates one column of the comparator bus. In
the Continuous Time (CT) analog blocks, the CPhase and
CLatch bits of CT Block Control Register 2 determine
whether the output signal on the comparator bus is latched
inside the block, and if it is, which clock phase it is latched
on. In the Switched Capacitor (SC) analog blocks, the output
on the comparator bus is always latched. The ClockPhase
bit in SC Block Control Register 0 determines the phase on
which this data is latched and available.
The comparator bus is latched before it is available, to either
drive the digital blocks, interrupt, decimator, or be read in the
CMP_CR0 register. The latch for each comparator bus is
transparent (the output tracks the input) during the high
period of PHI2. During the low period of PHI2, the latch
retains the value on the comparator bus during the high-to-
low transition of PHI2. The CMP_CR0 register is shown in
Table 18-1
. There is also an option to force the latch in each
column into a transparent mode by setting bits in the
CMP_CR1 register.
Table 18-1. Analog Interface Registers
Address
0,64h
0,66h
0,65h
0,E6h
0,E7h
1,60h
1,61h
1,63h
1,66h
1,67h
Name
Bit 7
Bit 6
Bit 5
COMP[1]
CLDIS[1]
SARCNT[2:0]
IGEN[3:0]
IDEC
Bit 4
COMP[0]
CLDIS[0]
Bit 3
Bit 2
Bit 1
AINT[1]
Bit 0
AINT[0]
Access
RW : 00
RW : 00
RW : 00
RW : 00
RW : 00
RW : 00
RW : 00
RW : 00
RW : 00
RW : 00
CMP_CR0
CMP_CR1
ASY_CR
DEC_CR0
DEC_CR1
CLK_CR0
CLK_CR1
AMD_CR0
AMD_CR1
ALT_CR0
SARSIGN
ICLKS0
ICLKS1
Acolumn1[1:0]
SARCOL[1:0]
DCOL[1:0]
SYNCEN
DCLKS0
DCLKS1
ECNT
Acolumn0[1:0]
ACLK0[2:0]
AMOD0[2:0]
AMOD1[2:0]
LUT0[3:0]
SHDIS
ACLK1[2:0]
LUT1[3:0]
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