參數(shù)資料
型號： CY8C24123
英文描述： Embedded Processors and Controllers
中文描述： 嵌入式處理器和控制器
文件頁數(shù)： 298/322頁
文件大?。?/td> 3134K
代理商： CY8C24123
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System Resets
CY8C24xxx Preliminary Data Sheet
298
Document No. 38-12011 Rev. *E
December 22, 2003
31.1.2
CPU_SCR1 Register
The CPU_SCR1 register is used to convey status and con-
trol of events related to internal resets and watchdog reset.
Bits 7 to 1: Reserved.
Bit 0: IRAMDIS.
The Initialize RAM Disable bit is a control
bit that is readable and writeable. The default value for this
bit is 0, which indicates that the maximum amount of SRAM
should be initialized on watchdog reset to a value of 00h.
When the bit is set, the minimum amount of SRAM is initial-
ized after a watchdog reset. For more information on this bit,
see the
“SROM Function Descriptions” on page 48
in the
SROM chapter.
For additional information, reference the
CPU_SCR1 regis-
ter on page 153
.
31.2
Timing Diagrams
31.2.1
Power On Reset (POR)
A Power-on Reset (POR) is triggered whenever the supply
voltage is below the POR trip point. POR ends once the sup-
ply voltage rises above this voltage. Refer to the POR and
LVD chapter for more information on the operation of the
POR block.
POR consists of two pieces: an imprecise POR (IPOR) and
a Precision POR (PPOR). ‘POR’ refers to the OR of these
two functions. IPOR has coarser accuracy and its trip point
is typically lower than PPOR’s trip point. PPOR is derived
from a circuit that is calibrated (during boot), for very accu-
rate location of the POR trip point.
During POR (POR=1), the IMO is powered off for low power
during start-up. Once POR de-asserts, the IMO is started
(see
Figure 31-1
).
POR configures register reset status bits as shown in
Table 31-2
. PPOR does not affect the BandGap Trim Regis-
ter (BDG_TR), but IPOR does reset this register.
31.2.2
External Reset (XRES)
A XRES reset is caused by pulling the Xres pin high. The
Xres pin has an always-on pull down resistor, so it does not
require an external pull down for operation and can be tied
directly to ground or left open. Behavior after XRES is simi-
lar to POR.
During XRES (XRES=1), the IMO is powered off for low
power during start-up. Once XRES de-asserts, the IMO is
started (see
Figure 31-1
).
XRES configures register reset status bits as shown in
Table 31-2
.
31.2.3
Watchdog Timer Reset (WDR)
The user has the option to enable the WDR, by clearing the
PORS bit in the CPU_SCR0 register. Once the PORS bit is
cleared, the Watchdog Timer cannot be disabled. The only
exception to this is if a POR/XRES event takes place, which
will disable the WDR. See
“Watchdog Timer (WDT)” on
page 81
for details of the watchdog operation.
When the watchdog timer expires, a watchdog event occurs
resulting in the reset sequence. Some WDR unique items
are as follows.
Chip reset asserts for one cycle of the CLK32K clock (at
its reset state).
I
The IMO is not halted during or after WDR, i.e., the part
does not go through a low power phase.
I
CPU operation re-starts one CLK32K cycle after the
internal reset de-asserts (see
Figure 31-2
).
I
WDR configures register reset status bits as shown in
Table 31-2
.
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