參數(shù)資料
型號(hào)： CY8C24123
英文描述： Embedded Processors and Controllers
中文描述： 嵌入式處理器和控制器
文件頁數(shù)： 226/322頁
文件大?。?/td> 3134K
代理商： CY8C24123
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Digital Blocks
CY8C24xxx Preliminary Data Sheet
226
Document No. 38-12011 Rev. *E
December 22, 2003
application, if interrupt on TX Complete is selected, the sta-
tus must be cleared on every interrupt, otherwise the status
will remain high and no subsequent interrupts will be logged.
See
Figure 17-25
for timing relationships.
Status Clear On Read.
Refer to the SPIM subsection in
“SPIM Timing” on page 219
.
Figure 17-25. Status Timing for the Transmitter
17.3.9
Receiver Timing
Enable/Disable Operation.
As soon as the block is config-
ured for Receiver, and before enabling, the primary output is
connected to the data input (RXD). This output will continue
to follow the input, regardless of enable state. The auxiliary
output will idle to '1', which is the idle state of the associated
SPI mode 3 clock.
When the Receiver is enabled, the internal clock generator
is held in reset until a START bit is detected on the input.
The block must be enabled with a setup time to the first
START bit input.
When the block is disabled, the clock is immediately gated
low. All internal state is reset (including CR0 status) to its
configuration specific reset state, except for DR0, DR1, and
DR2, which are unaffected.
Receive Operation.
A clock, which must be 8X the desired
baud rate, is selected as the CLK input. This clock is an
input to the RX block clock divider. When the receiver is idle,
the clock divider is held in reset. As shown in
Figure 17-26
,
reception is initiated when a START bit (logic '0') is detected
on the RXD input. When this occurs, the reset is negated to
the clock divider and the 3-bit counter starts an up-count.
The block clock is derived from the MSB of this counter (cor-
responding to a count of 4), which serves to sample each
incoming bit at the nominal center point. This clock also
sequences the state machine at the specified bit rate.
The sampled data is registered into an input flip-flop. This
flip-flop feeds the DR0 shift register. Only data bits are
shifted into the shift register.
At the STOP sample point, the block is immediately (within 1
cycle of the 24 MHz system clock) set back into an idle
state. In this way, the clock generation circuit can immedi-
ately enable the search for the next START bit, thereby re-
synchronizing the bit clock with the incoming bit rate on
every new data byte reception. The RX Reg Full status bit,
as well as error status, is also set at the STOP sample point.
To facilitate connection to other digital blocks, the RXD input
is passed directly to the RXDOUT (primary) output. The
SCLK (auxiliary) output has an SPI mode 3 clock associated
with the data bits (for mode 3 timing see
Figure 17-26
). Dur-
ing the mark (idle) and framing bits the SCLK output is high.
TX REG EMPTY
TX COMPLETE
Full STOP bit is sent.
CCLK
TXD (F1)
D0
D5
D6
D7
SCLK (F2)
The Shifter is loaded from the TX
Buffer register on this clock edge.
A write to the TX Buffer
register clears this status.
START
STOP
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