參數(shù)資料
型號(hào): CY8C24123
英文描述: Embedded Processors and Controllers
中文描述: 嵌入式處理器和控制器
文件頁數(shù): 155/322頁
文件大小: 3134K
代理商: CY8C24123
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December 22, 2003
Document No. 38-12011 Rev. *E
155
CY8C24xxx Preliminary Data Sheet
Register Details
13.2
Bank 1 Registers
The following registers are all in bank 1 and are listed in offset order.
13.2.1
PRTxDM0
Port Drive Mode Bit Register 0
In register PRTxDM0 there are eight possible drive modes for each port pin. Three mode bits are required to select one of
these modes, and these three bits are spread into three different registers (PRTxDM0,
“PRTxDM1” on page 156
, and
“PRTxDM2” on page 91
). The bit position of the effected port pin (Example: Pin[2] in Port 0) is the same as the bit position of
each of the three Drive Mode register bits that control the drive mode for that pin (Example: Bit[2] in PRT0DM0, bit[2] in
PRT0DM1 and bit[2] in PRT0DM2). The three bits from the three registers are treated as a group. These are referred to as
DM2, DM1, and DM0, or together as DM[2:0].
All drive mode bits are shown in the sub-table below ([21
0
] refers to the combination (in order) of bits in a given bit position);
however, this register only controls the least significant bit of the drive mode. For additional information, reference the
“Regis-
ter Definitions” on page 60
in the GPIO chapter.
[7:0]
Drive Mode 0[7:0]
Bit 0 of the drive mode, for each of 8-port pins, for a GPIO port.
[
21
0]
Pin Output High
Pin Output Low
00
0
b
Strong
Resistive
00
1
b
Strong
Strong
01
0
b
Hi-z
Hi-z
01
1
b
Resistive
Strong
10
0
b
Slow + strong
Hi-z
10
1
b
Slow + strong
Slow + strong
11
0
b
Hi-z
Hi-z
11
1
b
Hi-z
Slow + strong
Note
A bold digit, in the table above, signifies that the digit is used in this register.
Notes
Digital input enabled.
Digital input disabled for zero power. Reset state.
I
2
C Compatible mode.
Individual Register Names and Addresses
PRT0DM0 : 1,00h
PRT1DM0 : 1,04h
PRT2DM0 : 1,08h
7
6
5
4
3
2
1
0
Access : POR
RW : 00
Bit Name
Drive Mode 0[7:0]
Bit
Name
Description
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PDF描述
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