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參數(shù)資料
| 型號： | CY8C24123 |
| 英文描述： | Embedded Processors and Controllers |
| 中文描述： | 嵌入式處理器和控制器 |
| 文件頁數(shù)： | 211/322頁 |
| 文件大?。?/td> | 3134K |
| 代理商： | CY8C24123 |
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December 22, 2003
Document No. 38-12011 Rev. *E
211
CY8C24xxx Preliminary Data Sheet
Digital Blocks
17.2.1.5
SPI Master Register Definitions
17.2.1.6
SPI Slave Register Definitions
Bank 0:
There are three 8-bit data registers and one 8-bit control/status register. The following tables explain the meaning of these registers in the context
of SPIM operation.
Bank 1:
Mode bit 1 in the Function register is block type specific and selects Interrupt Type. Mode bit 0 selects Master or Slave (for SPIM, it is '0'). Other
bit fields in this register, as well as the definitions of the Input and Output registers, are common to all functions.
Table 17-10. SPIM Data Register Descriptions
Name
Function
Shifter
Description
DR0
Not Readable or Writeable.
During normal operation, DR0 implements a shift register for shifting serial data.
Write Only Register.
If no transmission is in progress and this register is written to, the data from this register (DR1) is loaded into the shift register
(DR0), on the following clock edge, and a transmission is initiated. If a transmission is currently in progress, this register
serves as a buffer for TX data.
This register should only be written to when TX Reg Empty status is set, and this write clears the TX Reg Empty status bit in
the Control register. When the data is transferred from this register (DR1) to the shift register (DR0), then TX Reg Empty sta-
tus is set.
Read Only Register.
When a byte transmission/reception is complete, the data in the shifter (DR0) is transferred into the RX Buffer register and
RX Reg Full status in the Control register is set.
A read from this register (DR2) clears the RX Reg Full status bit in the Control register.
DR1
TX Buffer
DR2
RX Buffer
Bank 0:
There are three 8-bit data registers and one 8-bit control/status register.
Figure 17-11
explains the meaning of these registers in the context of
SPIS operation.
Bank 1:
Mode bit 1 in the Function register is block type specific and selects Interrupt Type. Mode bit 0 selects Master or Slave (for SPIS, it is '1').
The SPIS has block-specific bits in the Output register, to select and control the Slave Select (SS_) input and behavior. Other Input and Output
register bit field definitions are common to all functions and are described in
“DxBxxIN Registers” on page 214
and
“DxBxxOU Registers” on
page 214
.
The SPIS is unique in that it has three function inputs and one function output defined. When the Aux IO Enable bit is '0', the Aux IO Select bits
are used to select one of four inputs from the auxiliary data input multiplexer to drive the SS_ input. Alternatively, when the Aux IO Enable bit is a
'1', the SS_ signal is driven directly from the value of the Aux IO Select[0] bit. Thus, the SS_ input can be controlled in firmware, eliminating the
need to use an additional GPIO pin for this purpose.
Regardless of how the SS_ bit is configured, a SPIS block has the auxiliary row output drivers forced off and therefore, the auxiliary output is not
available in this block.
Table 17-11. SPIS Data Register Descriptions
Name
Function
Shifter
Description
DR0
Not Readable or Writeable.
During normal operation, DR0 implements a shift register for shifting serial data.
Write Only Register.
This register should only be written to when TX Reg Empty status is set and the write clears the TX Reg Empty status bit in
the Control register. When the data is transferred from this register (DR1) to the shift register (DR0), then TX Reg Empty sta-
tus is set.
Read Only Register.
When a byte transmission/reception is complete, the data in the shifter (DR0) is transferred into the RX Buffer register and
RX Reg Full status in the Control (CR0) register is set.
A read from this register (DR2) clears the RX Reg Full status bit in the Control register.
DR1
TX Buffer
DR2
RX Buffer
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