參數(shù)資料
型號： CY8C24123
英文描述： Embedded Processors and Controllers
中文描述： 嵌入式處理器和控制器
文件頁數(shù)： 196/322頁
文件大?。?/td> 3134K
代理商： CY8C24123
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Row Digital Interconnect (RDI)
CY8C24xxx Preliminary Data Sheet
196
Document No. 38-12011 Rev. *E
December 22, 2003
16.2
Register Definitions
The only configurable inputs to a Digital PSoC Block Row
are the Global Input Even and Global Input Odd 8-bit bus-
ses. The only configurable outputs from the Digital PSoC
Block Row are the Global Output Even and Global Output
Odd 8-bit busses.
Figure 16-2 on page 195
illustrates the
relationships between global signals and row signals.
Notice on the left side of
Figure 16-2
that global inputs
(GIE[n] and GIO[n]) are inputs to 4-to-1 multiplexers. The
output of these multiplexers are Row Inputs (RI[x]). Because
there are four 4-to-1 multiplexers, each with a unique set of
inputs, a row has access to every global input line in a PSoC
device.
For a complete list of the Digital Row registers showing their
addresses and bit names, reference the
“Digital Register
Summary” on page 186
.
16.2.1
RDIxRI Register
The select bits used to control the four multiplexers are
located in the RDIxRI register, where “x” denotes a place
holder for the row index.
Table 16-2
lists the meaning for
each multiplexer’s four possible settings.
The RDIxRI and RDIxSYN registers are the only two regis-
ters that affect Digital PSoC Row input signals. All other reg-
isters are related to output signal configuration. The options,
with respect to output signals, are discussed below.
For additional information, reference the
RDIxRI register on
page 120
.
16.2.2
RDIxSYN Register
By default, each row input is double synchronized to the
SYSCLK (system clock). However, a user may choose to
disable this synchronization by setting the appropriate RIx-
SYN bit in the RDIxSYN register.
Table 16-3
lists the bit
meanings for each implemented bit of the RDIxSYN register.
The RDIxRI and RDIxSYN registers are the only two regis-
ters that affect Digital PSoC Row input signals. All other reg-
isters are related to output signal configuration. The options,
with respect to output signals, are discussed below.
For additional information, reference the
RDIxSYN register
on page 121
.
16.2.3
RDIxIS Register
As mentioned previously, each LUT has two inputs, where
one of the inputs is configurable (Input A) and the other input
(Input B) is fixed to a row output. The configurable LUT input
(Input A) chooses between a single row output and a single
row input.
Table 16-4
lists the options for each LUT in a row.
The bits are labeled IS, meaning Input Select. The LUT’s
fixed input is always the RO[LUT number + 1], i.e., LUT0’s
fixed input is RO[1], LUT1’s fixed input is RO[2],..., and
LUT3’s fixed input is RO[0].
For additional information, reference the
RDIxIS register on
page 122
.
Table 16-2. RDIxRI Register
RI0[1:0]
0h: GIE[0]
1h: GIE[4]
2h: GIO[0]
3h: GIO[4]
0h: GIE[1]
1h: GIE[5]
2h: GIO[1]
3h: GIO[5]
0h: GIE[2]
1h: GIE[6]
2h: GIO[2]
3h: GIO[6]
0h: GIE[3]
1h: GIE[7]
2h: GIO[3]
3h: GIO[7]
RI1[1:0]
RI2[1:0]
RI3[1:0]
Table 16-3. RDIxSYN Register
RI3SYN
0: Row input 3 in synchronized to 24 MHz system clock
1: Row input 3 is passed without synchronization
0: Row input 2 in synchronized to 24 MHz system clock
1: Row input 2 is passed without synchronization
0: Row input 1 in synchronized to 24 MHz system clock
1: Row input 1 is passed without synchronization
0: Row input 0 in synchronized to 24 MHz system clock
1: Row input 0 is passed without synchronization
RI2SYN
RI1SYN
RI0SYN
Table 16-4. RDIxIS Register Bits
BCSEL[1:0]
0: Row 0 driver local row broadcast net*
1: Row 1 driver local row broadcast net*
2: Row 2 driver local row broadcast net*
3: Row 3 driver local row broadcast net*
0:
The ‘A’ input of LUT 3 is RO[3]
1:
The ‘A’ input of LUT 3 is RI[3]
0:
The ‘A’ input of LUT 2 is RO[2]
1:
The ‘A’ input of LUT 2 is RI[2]
0:
The ‘A’ input of LUT 1 is RO[1]
1:
The ‘A’ input of LUT 1 is RI[1]
0:
The ‘A’ input of LUT 0 is RO[0]
1:
The ‘A’ input of LUT 0 is RI[0]
* When the BCSELL value is equal to the row number, the tri-state buffer
that drives the row broadcast net from the input select mux, is disabled, so
that one of the row’s blocks may drive the local row broadcast net.
* If the row is not present in the part, the selection provides a Logic 1 value.
IS3
IS2
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IS0
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