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參數(shù)資料
| 型號： | CY8C24123 |
| 英文描述： | Embedded Processors and Controllers |
| 中文描述： | 嵌入式處理器和控制器 |
| 文件頁數(shù)： | 253/322頁 |
| 文件大?。?/td> | 3134K |
| 代理商： | CY8C24123 |
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December 22, 2003
Document No. 38-12011 Rev. *E
253
CY8C24xxx Preliminary Data Sheet
Switched Capacitor Block
22.3.4
ASCxxCR3 Register
Bits 7 and 6: ARefMux[1:0].
These bits select the refer-
ence input of the A capacitor branch.
Bit 5: FSW1.
This bit is used to control a switch in the inte-
grator capacitor path. It connects the output of the opamp to
the integrating cap. The state of the feedback switch is
affected by the state of the AutoZero bit in Control 2 Regis-
ter (ASC10CR2, ASC21CR2). If the FSW1 bit is set to 0, the
switch is always disabled. If the FSW1 bit is set to 1, the
AutoZero bit determines the state of the switch. If the AutoZ-
ero bit is 0, the switch is enabled at all times. If the AutoZero
bit is 1, the switch is enabled only when the internal PHI2 is
high.
Bit 4: FSW0.
This bit is used to control a switch in the inte-
grator capacitor path. It connects the output of the opamp to
analog ground.
Bits 3 and 2: BMuxSC[1:0].
These bit control the muxing
to the input of the B capacitor branch.
Bits 1 and 0: PWR[1:0]:
The power bits serve as encoding
for selecting one of four power levels. The block always
powers up in the off state.
For additional information, reference the
ASCxxCR3 register
on page 115
.
Analog Switch Cap Type D PSoC Block
Control Registers
22.3.5
ASDxxCR0 Register
Bit 7: FCap.
This bit controls the size of the switched feed-
back capacitor in the integrator.
Bit 6: ClockPhase.
This bit controls the internal clock
phasing relative to the input clock phasing. ClockPhase
affects the output of the analog column bus which is con-
trolled by the AnalogBus bit in Control 2 Register
(ASD11CR2, ASD20CR2).
Bit[6] is the ClockPhase select that inverts the clock internal
to the blocks. During normal operation of an SC block for the
amplifier of a column enabled to drive the output bus, the
connection is only made for the last half of PHI2 (during
PHI1 and for the first half of PHI2, the output bus floats at
the last voltage to which it was driven). This forms a sample
and hold operation using the output bus and its associated
capacitance. This design prevents the output bus from being
perturbed by the intermediate states of the SC operation
(often a reset state for PHI1 and settling to the valid state
during PHI2).
Following are the exceptions: 1) If the ClockPhase bit in
CR0 (for the SC block in question) is set to 1, then the out-
put is enabled for the whole of PHI2. 2) If the SHDIS signal
is set in bit 6 of the Analog Clock Select Register, then sam-
ple and hold operation is disabled for all columns and all
enabled outputs of SC blocks are connected to their respec-
tive output busses for the entire period of their respective
PHI2s.
This bit also affects the latching of the comparator output
(CBUS). Both clock phases, PHI1 and PHI2, are involved in
the output latching mechanism. The capture of the next
value to be output from the latch (capture point event) hap-
pens during the falling edge of one clock phase, and the ris-
ing edge of the other clock phase will cause the value to
come out (output point event). This bit determines which
clock phase triggers the capture point event, and the other
clock will trigger the output point event. The value output to
the comparator bus will remain stable between output point
events.
Bit 5: ASign.
This bit controls the switch phasing of the
switches on the bottom plate of the A capacitor. The bottom
plate samples the input or the reference.
Bits 4 to 0: ACap[4:0].
The ACap bits set the value of the
capacitor in the A path.
For additional information, reference the
ASDxxCR0 register
on page 116
.
22.3.6
ASDxxCR1 Register
Bits 7, 6, and 5: AMux[2:0].
These bits control the input
muxing for the A capacitor branch.
Bits 4 to 0: BCap[4:0].
The BCap bits set the value of the
capacitor in the B path.
For additional information, reference the
ASDxxCR1 register
on page 117
.
22.3.7
ASDxxCR2 Register
Bit 7: AnalogBus.
This bit gates the output to the analog
column bus. The output on the analog column bus is
affected by the state of the ClockPhase bit in Control 0 Reg-
ister (ASD11CR0, ASD20CR0). If AnalogBus is set to 0, the
output to the analog column bus is tri-stated. If AnalogBus is
set to 1, the ClockPhase bit selects the signal that is output
to the analog-column bus. If the ClockPhase bit is 0, the
block output is gated by sampling clock on last part of PHI2.
If the ClockPhase bit is 1, the block ClockPhase continu-
ously drives the analog column bus (ABUS).
Bit 6: CompBus.
This bit controls the output to the column
comparator bus (CBUS). Note that if the comparator bus is
not driven by anything in the column, it is pulled low. The
comparator output is evaluated on the rising edge of internal
PHI1 and is latched so it is available during internal PHI2.
Bit 5: AutoZero.
This bit controls the shorting of the output
to the inverting input of the opamp. When shorted, the
opamp is basically a follower. The output is the opamp off-
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