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參數(shù)資料
| 型號(hào)： | CY8C24123 |
| 英文描述： | Embedded Processors and Controllers |
| 中文描述： | 嵌入式處理器和控制器 |
| 文件頁數(shù)： | 203/322頁 |
| 文件大小： | 3134K |
| 代理商： | CY8C24123 |
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December 22, 2003
Document No. 38-12011 Rev. *E
203
CY8C24xxx Preliminary Data Sheet
Digital Blocks
17.1.7
Dead Band Function
The Dead Band function generates output signals on both
the primary and auxiliary outputs of the block, see
Figure 17-3
. Each of these outputs is one phase of a two-
phase, non-overlapping clock generated by this function.
The two clock phases are never high at the same time and
the period between the clock phases is known as the dead
band. The width of the dead band time is determined by the
value in the period register. This dead band function can be
driven with a PWM as an input clock or it can be clocked
directly by toggling a bit in software using the Bit-Bang inter-
face. If the clock source is a PWM, this will make a two out-
put PWM with guaranteed non-overlapping outputs. An
active signal on the “Kill” input will disable both outputs
immediately.
The PWM with the Dead Band User Module configures one
or two blocks to create an 8- or 16-bit PWM and configures
an additional block as the Dead Band function.
A dead band consists of a period register, a synchronous
down counter, and a special dead band circuit. The DR2
register is only used to read the contents of DR0. As with the
Timer, when the Dead Band is disabled and a period value
is written into DR1, the period value is also loaded into DR0.
Figure 17-3. Dead Band Functional Overview
The Dead Band has two inputs: a PWM reference signal
and a KILL signal. The PWM reference signal may be
derived from one of two sources. By default, it is hardwired
to be the primary output of the previous block. This previous
block output is wired as an input to the 16-1 clock input mul-
tiplexer. In the Dead Band case, this signal (PREVF1) is
wired directly to the Dead Band reference input. If this mode
is used, a PWM or some other waveform generator, must be
instantiated in the previous digital block. There is also an
optional Bit Bang mode. In this mode, firmware toggles a
register bit to generate a PWM reference and therefore, the
Dead Band may be used as a stand-alone block.
The KILL signal is derived from the data input signal to the
block. Mode [1:0] is encoded as the Kill Type. In all cases,
the output is forced low immediately. Mode bits are encoded
for Kill options and are detailed in the following table.
When the block is initially enabled, both outputs are low.
After enabling, a positive or negative edge of the incoming
PWM reference enables the counter. The counter counts
down from the period value to terminal count. At terminal
count, the counter is disabled and the selected phase is
asserted high. On the opposite edge of the PWM input, the
output that was high is negated low and the process is
repeated with the opposite phase. This results in the gener-
ation of a two phase non-overlapping clock matching the fre-
quency and pulse width of the incoming PWM reference, but
separated by a dead time derived from the period and the
input clock.
There is a deterministic relationship between the incoming
PWM reference and the output phases. The positive edge of
the reference causes the primary output to be asserted to '1'
and the negative edge of the reference causes the auxiliary
output to be asserted to '1'.
When asserted, the KILL signal functions as an immediate
disable of the outputs (forced to logic '0'). There are three
optional modes for resuming operation after the KILL. These
are described in detail in the following section.
Note that the Dead Band function may not be chained.
D
e
a
d
b
a
n
d
D
e
a
d
b
a
n
d
D
e
a
d
b
a
n
d
D
e
a
d
b
a
n
d
D
e
a
d
b
a
n
d
Primary Output
Auxiliary Output
Dead
Band
Function
Table 17-3. Dead Band Kill Options
Mode [1:0]
00b
Description
Synchronous Restart KILL mode. Internal state is reset and
reference edges are ignored until the KILL signal is negated.
Disable KILL mode. Block is disabled. KILL signal must be
negated and user must re-enable the block in firmware to
resume operation.
Asynchronous KILL mode. Outputs are low only for the dura-
tion that the KILL signal is asserted, subject to a minimum
disable time between one-half to one and one-half clock
cycles. Internal state is unaffected.
Reserved
01b
10b
11b
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