參數(shù)資料
型號： CY8C24123
英文描述： Embedded Processors and Controllers
中文描述： 嵌入式處理器和控制器
文件頁數(shù)： 235/322頁
文件大小： 3134K
代理商： CY8C24123
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December 22, 2003
Document No. 38-12011 Rev. *E
235
CY8C24xxx Preliminary Data Sheet
Analog Interface
18.1.3
Analog Column Clock Generation
The analog array switched capacitor blocks require a two-
phase non-overlapping clock. The switched cap blocks are
arranged in four columns, two to a column (a third block in
the column is a continuous time block).
An analog column clock generator is provided for each col-
umn and this clock is shared among the blocks in that col-
umn. The input clock source for each column clock
generator is selectable according to the CLK_CR0 register.
It is important to note that regardless of the clock source
selected, the output frequency of the column clock genera-
tor is the input frequency divided by four. There are four
selections for each column, 24V1, 24V2, ACLK0, and
ACLK1. The 24V1 and 24V2 clock signals are global system
clocks. Programming options for these system clocks can
be accessed in the OSC_CR1 register. Each of the ACLK0
and ACLK1 clock selections are driven by a selection of dig-
ital block outputs. The settings for the digital block selection
are located in register CLK_CR1.
The timing for analog column clock generation is shown in
Figure 18-2
. The dead band time between two phases of the
clock is designed to be a minimum of 21 ns.
Figure 18-2. Two Phase Non-Overlapping Clock
Generation
18.1.3.1
Column Clock Synchronization
When analog signals are routed between blocks in adjacent
columns, it is important that the clocks in these columns are
synchronized in phase and frequency. Frequency synchroni-
zation may be achieved by selecting the same input source
to two or more columns. However, there is a special feature
of the column clock interface logic that provides a resyn-
chronization of clock phase. This function is activated on
any IO write to either the column clock selection register
(CLK_CR0) or the reference calibration clock register
(RCL_CR). A write to either of these registers initiates a syn-
chronous reset of the column clock generators, restarting all
clocks to a known state. This action will cause all columns
with the same selected input frequency to be in phase.
Writing these registers should be avoided during critical
analog processing, as column clocks are all reinitialized and
thus a discontinuity in PHI1/PHI2 clocking will occur.
Figure 18-3. Column Clock Resynchronize on an IO
Write
Table 18-3. RDIxLTx Register
LUTx[3:0]
0h: 0000: FALSE
1h: 0001: A .AND. B
2h: 0010: A .AND. B
3h: 0011: A
4h: 0100: A .AND. B
5h: 0101: B
6h: 0110: A .XOR. B
7h: 0111: A .OR. B
8h: 1000: A .NOR. B
9h: 1001: A .XNOR. B
Ah: 1010: B
Bh: 1011: A .OR. B
Ch: 1100: A
Dh: 1101: A .OR. B
Eh: 1110: A. NAND. B
Fh: 1111: TRUE
INPUT CLK
COL CLK
PHI1
PHI2
Underlap is
21 ns to 42 ns.
COL CLK Transitions on the
Falling Edge of Each Phase.
CPUCLK
CLK24
COL CLK RESET
PHI1
IOW
PHI2
SOURCE CLOCK
Setup time to next
same input clock
Write new clock
selection
All clocks are
restarted in phase
CLOCK COLUMN
REGISTER
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